专利名称：存贮器测试电路的制作方法
技术领域：
本发明涉及一种可读写半导体存贮器(以下称RAM)，还涉及一种对装在RAM的产品中的RAM进行测试的存贮器测试电路。
为了测试DRAM等RAM，一般都采用存贮器测试电路。RAM的测试要考虑RAM具有的多个存贮单元所存贮的各位(这里为存贮单元)之间的相关关系和存贮电路中装有的译码器的工作。因此，在RAM的测试中，按特定的顺序接连不断地输入指定RAM具有的存贮单元的地址信号，指定各存贮单元，对各存贮单元进行测试。指定各存贮单元的地址的顺序模式(以下称测试模式)有许多种，如“横盘格(CHECKERBOARD)”、“行进型(MARCHING)”、“跃步型(GALLOPING)”等测试模式。
图8中示出了现有的测试RAM的存贮器测试电路。该存贮电路1备有存贮部10、内部逻辑控制电路(也称内部逻辑电路、逻辑电路)12、第一选择器14、第二选择器16、以及第三选择器18。
存贮部10由RAM构成，包括地址输入端20、读出信号输入端22、写入信号输入端24、以及数据输入端26。来自存贮电路1外部的存贮器专用测试器(图中未示出)的测试信号An从地址输入端20输入。读出信号被输入读出信号输入端22。写入信号被输入写入信号输入端24。
内部逻辑控制电路12是在通常工作时为了驱动存贮部10而设的。内部逻辑控制电路12备有测试信号输入端28、地址信号输出端30、读出信号输出端32、写入信号输出端34、以及数据端36。
内部逻辑控制电路12的地址信号输出端30通过第一选择器14连接在存贮部10的地址信号输入端20上。正常工作时，由从地址信号输出端30输出的地址信号指定存贮部10内的存贮单元。
内部逻辑控制电路12的读出信号输出端32通过第二选择器16连接在存贮部10的读出信号输入端22上。正常工作时，从读出信号输出端32输出读出信号。
内部逻辑控制电路12的写入信号输出端34通过第三选择器18连接在存贮部10的写入信号输入端24上。正常工作时，从写入信号输出端34输出写入信号。
内部逻辑控制电路12的数据端36连接在外部数据总线38及存贮部10的数据输入输出端26上。正常工作时，从数据端36输出的数据根据从写入信号输出端34输出的写入信号(例如该写入信号呈高电位电平时)从数据输入输出端26被输入存贮部10。另外，正常工作时，从数据输入输出端26输出的数据根据从读出信号输出端32输出的读出信号(例如该读出信号呈高电位电平时)从数据端36被输入内部逻辑控制电路12。
测试信号RAMTEST被输入内部逻辑控制电路12的测试信号输入端28。通常工作时，测试信号RAMTEST的电位电平呈低电位电平(以下称“0”电平)，测试时呈高电位电平(以下称“1”电平)。另外，测试时根据该测试信号RAMTEST，内部逻辑控制电路12的数据端36的输出在3个状态(“1”电平／“0”电平／高阻抗状态)中呈高阻抗状态(Hi-z状态)。其结果，测试时内部逻辑控制电路12被从存贮部10断开。因此存贮部10和内部逻辑控制电路12互相独立。
第一选择器14备有第一输入端40、第二输入端42、切换端44、以及输出端46。第一输入端40被连接在内部逻辑控制电路12的地址信号输出端30上。另外，地址信号An从存贮部10的外部被输入第二输入端42。另外，测试信号RAMTEST从存贮电路1的外部被输入切换端44。输出端46连接在存贮部10的地址信号输入端20上。
第一选择器14在正常工作时(测试信号RAMTEST呈“0”电平时)，从输出端46输出从第一输入端40输入的地址信号。另外，第一选择器14在测试时(测试信号RAMTEST呈“1”电平时)，从输出端46输出从第二输入端42输入的地址信号An。
第二选择器16备有第一输入端50、第二输入端52、切换端54、以及输出端56。第一输入端50被连接在内部逻辑控制电路12的读出信号输出端32上。第二输入端52从存贮电路1的外部输入读出信号RD。切换端54从存贮电路1的外部输入测试信号RAMTEST。输出端56连接在存贮部10的信号输入端22上。
第二选择器16在正常工作时(测试信号RAMTEST呈“0”电平时)，从输出端56输出从第一输入端50输入的读出信号。另一方面，测试时(测试信号RAMTEST呈“1”电平时)，从输出端56输出从第二输入端52输入的读出信号RD。
第三选择器18备有第一输入端60、第二输入端62、切换端64、以及输出端66。第一输入端60被连接在内部逻辑控制电路12的写入信号输出端34上。第二输入端62从存贮电路1的外部输入写入信号WR。切换端64从存贮电路1的外部输入测试信号RAMTEST。输出端66连接在存贮部10的信号输入端24上。
第三选择器18在正常工作时(测试信号RAMTEST呈“0”电平时)，从输出端66输出从第一输入端60输入的写入信号。另一方面，测试时(测试信号RAMTEST呈“1”电平时)，从输出端66输出从第二输入端62输入的写入信号WR。
以下说明该存贮电路1的工作情况。另外，作为测试工作，说明采用“跃步式”测试模式的情况。另外，假设存贮部10备有N(N为正整数)个存贮单元。这里，存贮单元数N与字数相等(就是说字数为N)。
对存贮电路1测试时，使测试信号RAMTEST呈“1”电平。因此内部逻辑控制电路12的数据端36的输出呈高阻抗状态。另外，第一选择器14被设定为从输出端46输出从第二输入端42输入的地址信号An。另外，第二选择器16被设定为从输出端56输出从第二输入端52输入的读出信号RD。另外，第三选择器18被设定为从输出端66输出从第二输入端62输入的写入信号WR。因此，测试时根据从存贮电路1的外部输入的信号，驱动存贮部10。
在此状态下，按照以下顺序进行“跃步式”测试。
(a)首先，从存贮部10的外部输入写入信号WR，根据地址信号An，依次指定存贮部10的N个存贮单元，从外部数据总线38作为数据传送“0”。因此将数据“0”写入存贮部10的全部N个存贮单元中。
(b)其次，作为数据将“1”传送给外部数据总线38。另外，从存贮电路1的外部输入写入信号WR，作为数据将“1”写入存贮单元中的目标单元(成为测试对象的单元，由地址信号An指定)。这里，作为注意的单元，首先将地址为0号地址的存贮单元作为最初的存贮单元。
(c)在数据“1”只被写入存贮单元中的0号地址的目标单元的状态下，依次读出各存贮单元中存贮的数据。
就是说，读出目标单元地址(0号地址)的下一个地址即1号地址的存贮单元中存贮的数据。由地址信号An指示1号地址，同时输入读出信号RD后进行该读出。通过上述的(a)所述的工作，数据“0”被写入1号地址的存贮单元。因此，如果存贮部10是正常的话，则从1号地址的存贮单元读出数据“0”。
其次，读出0号地址的存贮单元中存贮的数据。通过上述的(b)所述的工作，数据“1”被写入0号地址的目标单元。因此，如果存贮部10是正常的话，则从0号地址的目标单元读出数据“1”。
其次，再读出目标单元的下一个地址即1号地址的存贮单元中存贮的数据。通过上述的(a)所述的工作，数据“0”被写入1号地址的存贮单元。因此，如果存贮部10是正常的话，则从1号地址的存贮单元读出数据“0”。
其次，读出1号地址的下一个地址即2号地址的存贮单元中存贮的数据。通过上述的(a)所述的工作，数据“0”被写入2号地址的存贮单元。因此，如果存贮部10是正常的话，则从2号地址的存贮单元读出数据“0”。
其次，读出0号地址的目标单元中存贮的数据。通过上述的(b)所述的工作，数据“1”被写入0号地址的目标单元。因此，如果存贮部10是正常的话，则从0号地址的目标单元读出数据“1”。
其次，再读出2号地址的存贮单元中存贮的数据。通过上述的(a)所述的工作，数据“0”被写入2号地址的存贮单元。因此，如果存贮部10是正常的话，则从2号地址的存贮单元读出数据“0”。
其次，读出3号地址的存贮单元中存贮的数据。通过上述的(a)所述的工作，数据“0”被写入3号地址的存贮单元。因此，如果存贮部10是正常的话，则从3号地址的存贮单元读出数据“0”。
以下，按照地址为0号地址、3号地址、4号地址、0号地址、4号地址、5号地址、……的顺序，直至对N号地址同样地进行，读出各存贮单元中存贮的数据。图9示出了“跃步式”中的测试模式。
在图9中，数字表示存贮单元的地址，“W”表示写入，“R”表示读出。另外，“W”及“R”左侧的数字表示写入或读出的数据值。在目标单元为0号地址的情况下，如图9所示，一旦对1号地址的存贮单元读出后，按照0号地址、1号地址、2号地址、0号地址、2号地址、3号地址、0号地址、3号地址、4号地址、0号地址、……0号地址、N-1号地址、N号地址的顺序，指定存贮单元，依次进行读出。如果将地址看成是循环的，则在存贮部10的存贮单元数全部为N个的情况下，N号地址的存贮单元就成为目标单元即0号地址的存贮单元的前一个地址。另外，N+1号地址就相当于0号地址。
(d)其次，将数据“0”写入目标单元的0号地址的存贮单元。
(e)其次，将数据“1”写入1号地址的存贮单元。
这里，在图10中示出了目标单元的指定顺序。由存贮部10内的图中未示出的X译码器及Y译码器指定存贮单元。就是说，根据输入的地址信号An，由X译码器指定X坐标(图10中的纵向)，由Y译码器指定Y坐标(图10中的横向)，从而指定各存贮单元。在图10的情况下，在Y译码器的输出(即Y坐标)被固定的期间，使X译码器的输出(即X坐标)从起点变化到终点后，再依次使Y译码器的输出变化。该Y译码器每一次变化时，都使X译码器的输出从起点变化到终点。
(f)其次，在将1号地址的存贮单元作为目标单元的情况下，与上述的(c)所述的工作同样地进行，按照测试模式依次对各存贮单元进行读出。这时，按照1号地址、2号地址、3号地址、1号地址、3号地址、4号地址、1号地址、4号地址、5号地址、……1号地址、N号地址、0号地址的顺序，指定存贮单元，依次进行读出。
(g)以下，按顺序一个一个地增加目标单元的地址，作为目标单元直至N号地址的存贮单元，与上述的(c)所述的工作同样地进行，按照测试模式依次读出各存贮单元中存贮的数据。在目标单元为N号地址的情况下，依次直至读出目标单元地址的前一个地址即N-1号地址的存贮单元中存贮的数据。
在上述的读出中，在读出目标单元中存贮的数据“1”、且读出目标单元以外的存贮单元中存贮的数据“0”的情况下，存贮部10被确认是正常的。与此相反，在读出目标单元中存贮的数据“0”、且读出目标单元以外的存贮单元中存贮的数据“1”的情况下，存贮部10被确认是异常的。
(h)其次，在上述的(a)-(g)的工作中，也对于使数据“1”和“0”倒相后的补码码型进行同样的工作。这时，如果存贮部10正常，则从目标单元读出数据“0”，从目标单元以外的存贮单元读出数据“1”。
这样，在“跃步式”测试模式的情况下，将由一个目标单元及两个相连的单元(例如2号地址、3号地址的存贮单元)构成的3个存贮单元作为一组，对这样一组的全部两个相连的存贮单元进行读出。因此，假设存贮单元数为N个，则对于一个目标单元来说，就需要3×N的测试模式。这时将全部N个存贮单元依次作为目标单元，所以需要3×N2的测试模式。另外，作为补码码器，分别将数据“1”和“0”写入目标单元，进行测试，所以作为“跃步式”测试模式，需要3×N2×2的测试模式。
这样，在现有的存贮电路1中，例如作为“跃步式”测试模式，需要3×N2×2的测试模式。在任何一种测试模式中，测试模式即地址的指定次数都与存贮单元的2次方成正比。因此，如果存贮电路1的规模大(存贮单元数增加)，那么测试模式数与存贮单元数的2次方成正比而增加，所以测试模式数将变得非常大。因此，如果将该测试模式的地址数据存入存贮器中，对应于对存贮电路1的测试而准备依次输出地址数据的电路，则存在地址数据存贮用的存贮器容量变得非常大的问题。
另外，为了缩小这样的存贮器容量，就需要具有生成测试模式的运算功能的测试用的测试器。可是，在对存贮部10和逻辑电路被设在一个芯片上的LSI芯片进行测试的情况下，作为测试专用的测试器就需要对存贮部10进行测试的存贮部专用的测试器，以及逻辑电路专用的测试器。因此，在存贮部和逻辑电路被设在一个芯片上的情况下，存在只用一种测试器就不能测试的问题。
因此，本发明的目的在于提供一种在将测试模式的地址数据存入存贮器中，对应于对存贮电路1的测试而准备了依次输出地址数据的电路的情况下，能缩小地址数据存贮用的存贮容量的存贮电路。
另外，本发明的另一目的在于提供一种无需使用存贮部专用的测试器的存贮电路。
本发明的具有代表性的存贮器测试电路是一种对具有多个存贮单元的存贮电路中由输入的地址信号指定的存贮单元进行规定的测试的存贮器测试电路，其特征在于备有输入第一时钟信号后响应第一时钟信号，对存贮电路的多个存贮单元依次生成指定测试对象的存贮单元用的地址信号，并作为第一输出数据输出的第一地址生成电路；输入第二时钟信号后响应第二时钟信号，依次生成指定伴随测试的存贮电路的各存贮单元用的地址信号，并作为第二输出数据输出的第二地址生成电路；输入控制信号后响应控制信号，控制第二输出数据的输送而作为第三输出数据输出的输出控制电路；以及输入第一及第三输出数据后，根据第一输出数据及第三输出数据进行运算，将其运算结果作为输出地址信号输出的运算电路。
图1是表示本发明的第一实施例的存贮电路的结构框图。
图2是说明本发明的第一实施例的存贮电路的工作用的时序图。
图3是表示本发明的第二实施例的存贮电路的结构框图。
图4是构成图3中的存贮电路的输出控制电路的结构框图。
图5是表示指定说明图4所示的输出控制电路的工作的目标单元的方向的存贮单元的布局图。
图6是表示本发明的第三实施例的存贮电路的结构框图。
图7是表示本发明的第四实施例的存贮电路的结构框图。
图8是现有的存贮电路的结构框图。
图9是说明按“跃步式”测试模式进行的存贮单元的指定顺序的说明图。
图10是说明按“跃步式”测试模式进行的目标单元的指定顺序的存贮单元的布局图。
以下利用
本发明的存贮电路。另外，所参照的附图只不过是概略地表示能理解本发明的程度的各构成部分的大小、形状及配置关系。因此，本发明不只限定于图示之范例。另外，对与图8所示的存贮电路1同样的结构标以同样的符号。图1是表示本发明的第一实施例的存贮电路的结构框图。
图1中的存贮电路500备有存贮部10、内部逻辑控制电路12、第一选择器14、第二选择器16、以及第三选择器18。这些构成部分的工作情况与上面所述的常规存贮电路1相同。
存贮电路500还备有地址信号发生装置70。地址信号发生装置70的输出端连接在输入地址信号的第一选择器14的第二输入端42上。另外，第一复位信号R1、第一时钟信号CK1、控制信号INH、第二复位信号R2、以及第二时钟信号CK2被输入地址信号发生装置70。这些信号都是由存贮电路500的外部逻辑电路专用的测试器(图中未示出)生成的。
地址信号发生装置70备有作为第一地址生成电路的第一计数器72、作为第二地址生成电路的第二计数器74、输出控制电路76、以及运算电路78。
第一计数器72将指定存贮部10中的目标单元的地址信号作为第一输出数据Q1依次输出。第二计数器74将指定存贮部10的各存贮单元的地址信号作为第二输出数据Q2依次输出给每一个被指定的目标单元的地址。输出控制电路76根据控制信号INH，将第二输出数据Q2作为第三输出数据Q3，并有选择地输出。运算电路78根据第一输出数据Q1和第三输出数据Q3，进行运算。其运算结果的Q4成为地址信号发生装置70的输出信号。
第一计数器72备有第一复位信号输入端80、第一时钟信号输入端82及输出端84。第一复位信号R1被输入给第一复位信号输入端80。第一时钟信号CK1被输入给第一时钟信号输入端82。输出端84连接在运算电路78上。
第一计数器72在每一脉冲输入时对作为第一时钟信号CK1输入的脉冲信号进行计数，并根据第一复位信号R1使计数值复位。因此，第一计数器72将指定存部10中的目标单元的地址作为第一输出数据Q1依次输出。
第二计数器74备有第二复位信号输入端86、第二时钟信号输入端88及输出端90。第二复位信号R2被输入给第二复位信号输入端86。第二时钟信号CK2被输入给第二时钟信号输入端88。输出端90连接在输出控制电路76上。
第二计数器74在每一脉冲输入时对作为第二时钟信号CK2输入的脉冲信号进行计数，根据第二复位信号R2，使计数值复位。因此，在每次生成指定一个目标单元时，第二计数器74依次输出指定存贮装置10的各存贮单元的地址用的第二输出数据Q2。
输出控制电路74备有输入端92、控制端94及输出端96。输入端92连接在第二计数器74的输出端90上。控制信号INH被输入给控制端94。输出端96连接在运算电路78上。
输出控制电路76根据输入到控制端94的控制信号INH，将从输入端92输入的第二输出数据Q2作为第三输出数据Q3有选择地输出。就是说，当控制信号INH呈“0”电平时输出第二输出数据Q2，呈“1”电平时不输出第二输出数据Q2(这时，与输出数据“0”的情况相同)。
运算电路78备有第一输入端98、第二输入端100及输出端102。第一输入端98连接在第一计数器72的输出端84上。第二输入端100连接在输出控制电路76的输出端96上。输出端102连接在第一选择器14的第二输入端42上。
运算电路78根据第一输出数据Q1和第三输出数据Q3进行运算，将该运算结果作为地址信号从输出端102输出。
下面说明这样构成的本发明的第一实施例的存贮电路500的工作情况。图2是说明存贮电路500的工作用的时序图。图2是表示存贮电路500的“跃步式”测试模式。另外，以下的标题字母(b)～(r)分别对应于图2中表示时刻b～r的标题。
(a)首先，进行存贮部10的测试时，使测试信号RAMTEST呈“1”电平。其结果，内部逻辑控制电路12的数据端36的输出呈高阻抗状态(Hi-z状态)。因此，来自外部数据总线38的数据被输入存贮部10的输入输出端26。
另外，第一选择器14从输出端46输出被输入到第二输入端42的地址信号Q4。第二选择器16从输出端56输出被输入到第二输入端52的读出信号RD。第三选择器18从输出端66输出被输入到第二输入端62的写入信号WR。因此，在进行存贮部10的测试时，存贮部10利用来自存贮电路500外部的逻辑电路测试器的信号而被驱动。
另外，来自存贮电路500外部的逻辑电路专用测试器的信号、即第一复位信号R1、第一时钟信号CK1、第二复位信号R2、第二时钟信号CK2、以及控制信号INH分别是从外部的逻辑电路专用的测试器中由程序指定的时刻输入的。
首先，将呈“1”电平的第一复位信号R1及第二复位信号R2输入到第一计数器72的第一复位信号输入端80及第二计数器的第二复位信号输入端86。其结果，第一计数器72及第二计数器74被复位。在此状态下，第一计数器72及第二计数器74都输出指定0号地址的输出数据。
其次，将数据“0”写入存贮部10的全部存贮单元中。在进行该数据“0”的写入时，首先使外部数据总线38呈“0”电平后，使写入信号WR呈“1”电平。该写入信号WR通过第三选择器18被输入到存贮部10的写入信号输入端24。其结果，此时数据“0”被写入到了此时的地址信号所指定的存贮部10的0号地址的存贮单元中。
其次，将一个脉冲的呈“1”电平的第一时钟信号CK1输入第一计数器72的第一时钟信号输入端82。于是，计数到1个第一计数器72的第一输出数据Q1。其结果，被指定的存贮单元的地址为1号地址。
其次，使外部数据总线38呈“0”电平后，输入呈“1”电平的写入信号WR。于是，数据“0”被写入1号地址的存贮单元中。以下，交替地输入呈“1”电平的第一时钟信号CK1和呈“1”电平的写入信号WR，将数据“0”写入全部存贮单元中。
(b)其次，再将呈“1”电平的第一复位信号R1输入第一计数器72的第一复位信号输入端80。其结果，第一计数器72的输出即第一输出数据Q1被初始化(即，成为指定0号地址的输出数据)。该指定0号地址的第一输出数据Q1被输入运算电路78的第一输入端98。
另外，将呈“1”电平的第二复位信号R2输入第二计数器74的第二复位信号输入端86。其结果，第二计数器74的输出即第二输出数据Q2被初始化(即，成为指定0号地址的输出数据)。
另外，呈“0”电平的控制信号INH被输入输出控制电路76的控制端94。于是，被输入到输入端92的第二输出数据Q2从输出控制电路76的输出端96作为第三输出数据Q3被输出。该第三输出数据Q3被输入运算电路78的第二输入端100。
指示0号地址的第一输出数据Q1从第一输入端98输入运算电路78，指示0号地址的第三输出数据Q3从第二输入端100输入运算电路78。因此，该运算电路78将0号地址和0号地址相加的结果(这时成为0号地址)作为地址信号Q4，从输出102输出。该地址信号Q4通过第一选择器14被输入存贮部10的地址输入端20。其结果，存贮部10的0号地址的存贮单元被指定为目标单元。
(c)其次，使外部数据总线38呈“1”电平，并使写入信号WR呈“1”电平。该写入信号WR通过第三选择器18被输入存贮部10的写入信号输入端24。其结果，在该时刻，数据“1”被写入被指定地址的目标单元即存贮部10的0号地址的存贮单元中。
(d)其次，在将0号地址作为目标单元的情况下，对该目标单元进行各存贮单元的读出工作的测试。为此，首先将一个脉冲的呈“1”电平的第二时钟信号CK2输入第二计数器74的第二时钟信号输入端88。其结果，计数了一个第二计数器74的第二输出数据Q2。于是，第二输出数据Q2成为指示1号地址的数据。该第二输出数据Q2被输入输出控制电路76的输入端92。呈“0”电平的控制信号INH被输入输出控制电路76的控制端94。因此，第二输出数据Q2作为第三输出数据Q3被从输出控制电路76的输出端96输入到运算电路78的第二输入端100。
运算电路78将从第一输入端98输入的指示0号地址的第一输出数据Q1和从第二输入端100输入的指示1号地址的第三输出数据Q3相加。作为该相加的结果，从输出端102输出指示1号地址的地址信号Q4。该地址信号Q4通过第一选择器14输入存贮部10的地址输入端20。其结果，指定存贮部10的1号地址的存贮单元。
(e)其次，当指定1号地址的存贮单元时，呈“1”电平的读出信号RD通过第二选择器16输入存贮部10的读出信号输入端22。因此，如果存贮部10是正常的话，则由地址信号指定的1号地址的存贮单元中存贮的数据“0”被从数据输出端26读出到外部数据总线38。
(f)其次，将呈“1”电平的控制信号INH输入到输出控制电路76的控制端94。因此，输出控制电路76的输出呈禁止状态。
于是，只有来自第一输入端98的0号地址的地址被输入运算电路78。因此，运算电路78从输出端102输出0号地址的地址信号Q4。于是，地址信号Q4通过第一选择器14输入存贮部10的地址输入端20，再次指定存贮部10的0号地址的存贮单元(目标单元)。
(g)其次，当指定0号地址的目标单元时，将呈“1 ”电平的读出信号RD通过第二选择器16输入存贮部10的读出信号输入端22。其结果，如果存贮部10是正常的话，则由地址信号指定的0号地址的存贮单元中存贮的数据“1”被从数据输出端26读出到外部数据总线38。
(h)其次，将呈“0”电平的控制信号INH输入到输出控制电路76的控制端94。其结果，输出控制电路76将从输入端92输入的指示1号地址的第二输出数据Q2作为第三输出数据Q3从输出端96输出。
于是，运算电路78将从第一输入端98输入的指示0号地址的第一输出数据Q1和从第二输入端100输入的指示1号地址的第三输出数据Q3相加。作为该相加的结果，从输出端102输出指示1号地址的地址信号Q4。该地址信号Q4通过第一选择器14输入存贮部10的地址输入端20。其结果，再次指定存贮部10的1号地址的存贮单元。
(i)其次，当指定1号地址的存贮单元时，将呈“1”电平的读出信号RD通过第二选择器16输入存贮部10的读出信号输入端22。因此，如果存贮部10是正常的话，则由地址信号指定的1号地址的存贮单元中存贮的数据“0”被从数据输出端26读出到外部数据总线38。
(j)其次，将一个脉冲的呈“1”电平的第二时钟信号CK2输入第二计数器74的第二时钟信号输入端88。于是，计数1个第二计数器74的第二输出数据Q2。因此第二输出数据Q2成为指示2号地址的数据。该第二输出数据Q2从第二计数器74的输出端90输入到输出控制电路76的输入端92。呈“0”电平的控制信号INH被输入到输出控制电路76的控制端94。因此，指示2号地址的第二输出数据Q2被从输出控制电路76的输出端96输入运算电路78的第二输入端100。
运算电路78将从第一输入端98输入的指示0号地址的第一输出数据Q1和从第二输入端100输入的指示2号地址的第三输出数据Q3相加。作为该相加的结果，从输出端102输出指示2号地址的地址信号Q4。该地址信号Q4通过第一选择器14输入存贮部10的地址输入端20。其结果，指定存贮部10的2号地址的存贮单元。
(k)其次，当指定2号地址的存贮单元时，将呈“1”电平的读出信号RD通过第二选择器16输入存贮部10的读出信号输入端22。因此，如果存贮部10是正常的话，则由地址信号指定的2号地址的存贮单元中存贮的数据“0”被从数据输出端26读出到外部数据总线38。
(l)其次，将呈“1”电平的控制信号INH输入到输出控制电路76的控制端94。因此，输出控制电路76的输出呈禁止状态。
于是，只有来自第一输入端98的0号地址的地址被输入运算电路78。因此，运算电路78从输出端102输出0号地址的地址信号Q4。于是，地址信号Q4通过第一选择器14输入存贮部10的地址输入端20，再次指定存贮部10的0号地址的存贮单元(目标单元)。
(m)其次，当指定0号地址的目标单元时，将呈“1”电平的读出信号RD通过第二选择器16输入存贮部10的读出信号输入端22。其结果，如果存贮部10是正常的话，则由地址信号Q4指定的0号地址的存贮单元中存贮的数据“1”被从数据输出端26读出到外部数据总线38。
(n)其次，将呈“0”电平的控制信号INH输入到输出控制电路76的控制端94。其结果，输出控制电路76将从输入端92输入的指示2号地址的第二输出数据Q2作为第三输出数据Q3从输出端96输出。
于是，运算电路78将从第一输入端98输入的指示0号地址的第一输出数据Q1和从第二输入端100输入的指示2号地址的第三输出数据Q3相加。作为该相加的结果，从输出端102输出指示2号地址的地址信号Q4。该地址信号Q4通过第一选择器14输入存贮部10的地址输入端20。其结果，再次指定存贮部10的2号地址的存贮单元。
(o)其次，当指定2号地址的存贮单元时，将呈“1”电平的读出信号RD通过第二选择器16输入存贮部10的读出信号输入端22。因此，如果存贮部10是正常的话，则由地址信号指定的2号地址的存贮单元中存贮的数据“0”被从数据输出端26读出到外部数据总线38。
以下，同样地按照“跃步式”测试模式，并按照与图9同样的顺序指定存贮单元，直至对N号地址的存贮单元进行读出为止。就是说，在目标单元为0号地址的存贮单元的情况下，一旦对1号地址的存贮单元读出后，依次对0号地址、1号地址、2号地址、0号地址、2号地址、3号地址、0号地址、3号地址、4号地址、0号地址、……0号地址、N-1号地址、N号地址的存贮单元进行读出。如果将地址看成是循环的，则在存贮部10的存贮单元数全部为N个的情况下，N号地址的存贮单元就成为目标单元即0号地址的存贮单元的前一个地址。另外，N+1号地址就相当于0号地址。
(p)其次，将数据“0”输入存贮着数据“1”的0号地址的目标单元。在此时刻，全部存贮单元的数据变成“0”。
(q)其次，将一个脉冲的呈“1”电平的第一时钟信号CK1输入第一计数器72的第一时钟信号输入端82。于是，计数1个第一计数器72的第一输出数据Q1。因此第一输出数据Q1成为指示1号地址的数据。
另外，将一个脉冲的呈“1”电平的第二复位信号R2输入第二计数器74的第二复位信号输入端86。其结果，第二计数器74的第二输出数据Q2被初始化(即，成为指示0地址的地址信号)。
(r)其次，使外部数据总线38呈“1”电平，并使写入信号WR呈“1”电平。该写入信号WR通过第三选择器18被输入存贮部10的写入信号输入端24。其结果，在该时刻，数据“1”被写入被指定地址的目标单元即存贮部10的1号地址的存贮单元中。
将1号地址的存贮单元作为目标单元，进行与上述(d)～(p)相同的工作，对目标单元测试各存贮单元的读出工作。
这样，如果采用第一实施例的存贮电路500，则在测试时由地址信号发生装置70发生对存贮部10指定的地址信号。为了发生该地址信号，从地址信号发生装置70的外部逻辑电路专用的测试器输入的信号、例如第一复位信号R1、第二复位信号R2、第一时钟信号CK1、第二时钟信号CK2、以及控制信号INH都是具有某一周期性的信号。这样，由于根据具有周期性的信号发生地址信号，所以在存贮器的测试专用的测试器中不需要进行复杂的地址信号的计算。因此，作为输入这些具有周期性的信号用的测试器，能使用逻辑电路专用的测试器。因此，如果采用存贮电路500，既不需要准备存贮了以测试模式为依据的地址信号的存贮器，以便从该存贮器依次输入地址信号，也不需要使用存贮器测试专用的测试器。
其次，以下利用
本发明的第二实施例的存贮电路。图3是表示本发明的第二实施例的存贮电路的结构框图。
在图3所示的存贮电路600中，除了输出控制电路104的结构与图1中的第一实施例的输出控制电路76的结构不同这一点以外，与上述的第一实施例的存贮电路500的结构相同。因此，在第二实施例中，对与第一实施例相同的结构标以相同的符号，其详细说明从略。
输出控制电路104具有输入端106及输出端108。第二输出数据Q2被从第二计数器74的输出端90输入到输入端106。第三输出数据Q3被从输出端108输出给运算电路78的第二输入端100。
图4示出了输出控制电路104的结构框图。输出控制电路104备有作为第一位控制电路的第一门电路110、作为选择电路的选择器112、以及作为第二位控制电路的第二门电路114。
第一门电路110具有输入端116、控制端118及输出端120。输入端116连接在输出控制电路104的输入端106上。构成第二输出数据Q2的地址信号的一部分被输入到输入端116。例如，如果地址信号由n位构成的话，则低位侧的m位便被输入到输入端116。第一选通控制信号INHX被从存贮电路600的外部测试器输入到控制端118。输出端120连接在输出控制电路104的输出端108上。
根据第一选通控制信号INHX，从第一门电路110的输出端120有选择地输出低位侧的m位作为第一门电路输出信号G1。第一门电路输出信号G1成为构成第三输出数据Q3的一部分的信号。
选择器112具有第一输入端122、第二输入端124、选择端126及输出端128。第一输入端122连接在输出控制电路104的输入端106上。构成第二输出数据Q2的地址信号的一部分被输入第一输入端122。例如，如果地址信号由n位构成的话，则高位侧的q位被输入第一输入端122(即，n=m+q)。第二输入端124连接在输出控制电路104的输入端106上。构成第二输出数据Q2的低位侧的m位中的低位q位被输入第二输入端124。就是说，当m≥q时，被输入选择器112的第二输入端124的q位的下侧地址从低位侧m位的下侧起与q位为同一值。另外，在m＜q的情况下，不足部分(高位侧的m-q位部分)可以作为例如“0”数据。选择信号DIA被从存贮电路600的外部测试器输入到选择端126。选择器112的输出端128连接在第二门电路114上。就是说，由m位的第一门电路输出信号G1和q位的第二门电路输出信号G2构成n位的第三输出数据。
选择器112根据选择信号DIA，从输出端128有选择地输出从第一输入端122输入的高位侧的q位或从第二输入端124输入的低位侧的q位。
第二门电路114具有输入端130、控制端132及输出端134。输入端130连接在选择器112的输出端128上。另外，从选择器112以控制信号DIA为依据的选择器112的输出被输入到输入端130。第二选通控制信号INHY被从存贮电路600的外部测试器输入到控制端132。输出端134连接在输出控制电路104的输出端108上。
从选择器112输入的高位侧的q位或低位侧的q位，从第二门电路114的输出端134作为第二门电路输出信号G2，根据第二选通控制信号INHY有选择地被输出。第二门电路输出信号G2成为构成第三输出数据Q3的一部分的信号。就是说，由m位的第一门电路输出信号G1和q位的第二门电路输出信号G2构成n位的第三输出数据。
以下说明这样构成的本发明的第二实施例的存贮电路600的输出控制电路104的工作情况。
(i)首先说明将被输入到输出控制电路104的第二输出数据Q2直接作为第三输出数据Q3输出的情况。
这时，首先使第一选通控制信号INHX呈“1”电平。于是第二输出数据Q2的低位侧的m位作为第一门电路输出信号G1从第一门电路110的输出端120输出。另外，使选择信号DIA呈“0”电平。其结果，从选择器112的第一输入端122输入的第二输出数据Q2的高位侧的q位从输出端128输出。另外，使第二选通控制信号INHY呈“1”电平。其结果，从选择器112的输出端128输出的第二输出数据Q2的高位侧的q位被作为第二门电路输出信号G2从第二门电路114的输出端134输出。
因此，这时被输入到输出控制电路104的第二输出数据Q2的低位侧的m位及高位侧的q位，分别直接作为由第三输出数据Q3的低位侧的m位及高位侧的q位构成的n位的地址信号输出。该地址信号中高位侧的位被输入X译码器，低位侧的位被输入Y译码器。由该X译码器及Y译码器指定所规定的存贮单元。就是说，在按图10所示的布局配置的多个存贮单元中，由X译码器及Y译码器指定与地址信号对应的存贮单元的位置。
其结果，这时的存贮电路600可进行与上述第一实施例的存贮电路500同样的工作。
(ii)其次，说明发生将彼此相同的变化量送给存贮部10的X译码器及Y译码器的地址信号的情况。
这时，使第一选通控制信号INHX及第二选通控制信号INHY分别保持在“1”电平，并使选择信号DIA呈“1”电平。于是，从选择器112的第二输入端124输入的第二输出数据Q2的低位侧的m位中的下侧的q位从输出端128输出。
因此，这时与第一门电路输出信号G1相同的低位侧的q位被作为第二门电路输出信号G2输出。另外，当m＞q时，被输入X译码器的m位的高位侧的剩余(m-q)位在计数完毕期间，Y译码器的输入反复在0～2q-1之间进行。
这里，在图5中示出了表示指定说明图4所示的输出控制电路104的工作的目标单元的方向的存贮单元的布局图。在图5中示意性地示出了16(4×4)个存贮单元的布局。由X译码器指定图5中的纵向位置，由Y译码器指定横向。另外，彼此相同的数据被从图4所示的输出控制电路104输出到X译码器及Y译码器中。其结果，如箭头I所示，能使存贮单元的指定位置从存贮单元CE沿着指向图5中的存贮单元的布局的右下方的对角线的方向移动。
另外，如果使选择信号DIA呈“1”电平，使第一选通控制信号INHX呈“0”电平的话，作为第三输出数据Q3能只输出被输入Y译码器的高位侧的位。其结果，将X译码器固定，能容易地对由Y译码器指定的方向(图5中的横向)的存贮单元进行测试。另外，反之，如果使第二选通控制信号INHY呈“0”电平，则作为第三输出数据Q3能只输出被输入X译码器的低位侧的位。其结果，将Y译码器固定，能容易地对由X译码器指定的方向(图5中的纵向)的存贮单元进行测试。
其次，以下利用
本发明的第三实施例的存贮电路电路。图6是表示本发明的第三实施例的存贮电路的结构框图。
在图6所示的存贮电路700中，备有输出对存贮部10进行测试用的测试模式的模式输出电路即测试模式存贮电路136及比较电路(比较器)138，除了这一点不同以外，与上述的第一实施例的存贮电路500的结构相同。因此，在第三实施例中，对与第一实施例相同的结构标以相同的符号，其详细说明从略。
测试模式存贮电路136存贮着对存贮部10中的各存贮单元的数据的设定值，以及在存贮器的测试结果表明存贮部10是正常的情况下，从设定了设定值的存贮部10输出的数据即期望值数据。比较电路138在进行存贮器的测试时，输入从设定了设定值的存贮部10实际输出的输出数据，以及从测试模式存贮电路136输出的期望值数据，根据比较控制信号，输出该输出数据和期望值数据的比较结果。
测试模式存贮电路136备有切换端140、第一控制端142、第二控制端144、第一输出端146、以及第二输出端148。
切换测试模式的指定用于测试模式切换信号PT被从存贮电路700的外部测试器输入到切换端140。就是说，在测试模式存贮电路136存贮着与多种、例如与4种测试模式对应的期望值数据的情况下，测试模式切换控制信号PT是2位的信号。
测试信号RAMTEST被输入第一控制端142。第二控制端144连接在第三选择器18的输出端66上。因此，写入信号WR通过第三选择器18被输入第二控制端144。
第一输出端146通过数据总线150连接在比较电路138上。另外，由测试模式切换信号PT指定的测试模式的期望值数据通常从第二输出端148输出。
比较电路138具有第一输入端154、第二输入端156、控制端158及输出端160。第一输入端154通过数据总线152连接在测试模式存贮电路136的第二输出端148上。
第二输入端156通过数据总线150连接在存贮部10的数据输入输出端26上。设定了测试模式的设定值的存贮部10的输出数据被输入该第二输入端156。
控制端158连接在第二选择器16的输出端56上。因此，读出信号RD通过第二选择器16被输入控制端158。
输出端160连接在例如存贮电路700的外部测试器上。该输出端160输出从第一输入端154输入的输出数据和从第二输入端156输入的期望值数据的比较结果CMP。
以下说明这样构成的本发明的第三实施例的存贮电路700的工作情况。
首先，由测试模式切换控制信号PT指定测试模式的设定值。与该设定值对应的期望值数据经常从测试模式存贮电路136的第二输出端148输入比较电路138的第一输入端154。
另外，将呈“1”电平的测试信号RAMTEST输入第一控制端142，将呈“1”电平的写入信号WR通过第三选择器18输入第二控制端144。因此，由测试模式切换控制信号PT指定的设定值被从测试模式存贮电路136的第一输出端146输出。然后，从第一输出端146输出的设定值通过数据总线150输入存贮部10的数据输入输出端26，被写入存贮部10。另外，在测试信号RAMTEST及写入信号WR都呈“1”电平的情况下，从第一输出端146只输出设定值。另外，指定存贮部10的存贮单元的地址信号通过第一选择器14输入地址端20。
其次，将呈“0”电平的写入信号WR输入第二控制端144。其结果，停止来自测试模式存贮电路136的第一输出端146的设定值的输出。
其次，将呈“1”电平的读出信号RD通过第二选择器16输入存贮部10的读出信号输入端22。因此，由测试模式切换控制信号PT指定的设定值输出数据从存贮部10的数据输入输出端26输出而被读出。该输出数据通过数据总线150而被输入比较电路138的第二输入端156。
其次，在根据度出信号RD而激活的比较电路138中，对从第一输入端154输入的期望值数据和从第二输入端156输入的测试模式的设定值进行比较。该比较结果CMP被从比较电路138的输出端160输出。这时，在输出数据和期望值数据一致的情况下，比较结果CMP作为“0”电平信号输出，在输出数据和期望值数据不一致的情况下，作为“1”电平信号输出。
因此，如果采用第三实施例的存贮电路700，则用测试器只检查比较结果CMP呈“1”电平的情况，能容易地进行存贮器的测试。
这里，在上述的第一实施例中，都要通过外部的数据总线进行存贮部10的数据输入输出端26的数据的输入及输出。在此情况下，为了从存贮电路的外部输入设定值，必须有准备时间和保持时间。另外，数据的输出也要进行“0”电平和“1”电平的多次切换，所以必须有从存贮部10向外部输出用的稳定时间。
与此不同，在第三实施例中，将设定值从测试模式存贮电路136输入存贮部10，将输出数据从存贮部10输入比较电路138。因此，在第三实施例中，能减少作为准备时间和保持时间所必要的时间。另外，可以只检测从比较电路138输出的比较结果CMP不一致的情况(例如只检测呈“1”电平的信号的情况)。因此，能减少作为数据输出的稳定时间所必要的时间。即，能以接近于存贮部10的最大工作速度进行存贮器的测试。
其次，以下利用
本发明的第四实施例的存贮电路电路。图7是表示本发明的第四实施例的存贮电路的结构框图。
在图7所示的存贮电路800中，备有作为第一输送电路的第一寄存器162、缓冲器164、作为第二输送电路的第二寄存器166、以及“与”门182，以代替测试模式存贮电路136，除了这一点不同以外，与上述的第三实施例的存贮电路700的结构相同。因此，在第四实施例中，对与第三实施例相同的结构标以相同的符号，其详细说明从略。
第四实施例中的存贮电路800具有第一寄存器162、缓冲器164、第二寄存器166及比较电路138。
第一寄存器162具有输入端168、时钟端170及输出端172。存贮部10的各存贮单元的数据即测试模式的设定值通过数据总线174，从存贮电路800的外部测试器输入到输入端168。第一寄存器控制信号DW1被输入时钟端170，输出端172连接在缓冲器164上。
该第一寄存器162根据第一寄存器控制信号DW1，从输入端168输入设定值。
缓冲器164具有输入端176、控制端178及输出端180。设定值被从第一寄存器162的输出端172输入到输入端176。“与”门182的输出信号被输入控制端178。测试信号RAMTEST及写入信号WR被输入该“与”门182。因此，当各信号呈“1”电平时，即进行存贮器测试时，在输入了呈“1”电平的写入信号WR的情况下，呈“1”电平的输出信号被从“与”门182输入到控制端178。另外，输出端180连接在存贮部10的数据输入输出端26上。
该缓冲器164根据“与”门182的输出信号，从输出端180输出从输入端176输入的设定值。
第二寄存器166具有输入端184、时钟端186及输出端188。在存贮器的测试结果表明存贮器10是正常的情况下，从设定了设定值的存贮电路800输出的数据即期望值数据通过数据总线174输入到输入端184。
第二控制信号DW2被输入时钟端186。另外，该输出端188连接在比较电路138的第一输入端154上。
该第二寄存器166根据第二控制信号DW2，从输入端184输入期望值数据。
另外，比较电路138具有第一输入端154、第二输入端156、控制端158及输出端160。第一输入端154通过数据总线152连接在第二寄存器166的输出端188上。第二输入端156通过数据总线150连接在存贮部10的数据输入输出端26上。设定了设定值的存贮部10的输出数据被输入该第二输入端156上。控制端158连接在第二选择器16的输出端56上。读出信号RD被输入该控制端158。输出端160连接在例如存贮电路800的外部测试器上。
该比较电路138从输出端160输出从第一输入端154输入的输出数据和从第二输入端156输入的期望值数据的比较结果CMP。
以下说明这样构成的本发明的第四实施例的存贮电路800的工作情况。
在存贮电路800中，从存贮电路800的外部设定设定值及与该设定值对应的期望值数据。
首先，在存贮器测试之前，将呈“1”电平的第一控制信号DW1输入第一寄存器162的时钟170，将设定值从数据总线174输入第一寄存器162的输入端168。该设定值被从第一寄存器162的输出端172输入到缓冲器164的输入端178上。缓冲器164将其存贮起来并输出。
另外，在存贮器测试之前，将呈“1”电平的第二控制信号DW2输入第二寄存器166的时钟端186，将期望值数据从数据总线174输入第二寄存器166的输入端184。缓冲器166将其存贮起来并输出。于是，期望值数据从第二寄存器166的输出端188输入比较电路138的第一输入端154。
其次，将呈“1”电平的测试信号RAMTEST及呈“1”电平的写入信号WR分别输入“与”门182。因此，呈“1”电平的输出信号从“与”门182输入到缓冲器164的控制端178。输入了呈“1”电平的输出信号的缓冲器164从输出端180输出设定值。从输出端180输出的设定值被输入存贮部10的数据输入输出端26，写入存贮部10。
其次，将呈“1”电平的读出信号RD输入存贮部10的读出信号输入端22。其结果，设定值的输出数据从存贮部10的数据输入输出端26输出而被读出。该输出数据通过数据总线150被输入比较电路138的第二输入端156。另外，由于变成呈“0”电平的输出信号，所以“与”门182禁止来自缓冲器164的输出。
其次，在比较电路138中，对从第一输入端154输入的期望值数据和从第二输入端156输入测试模式设定值进行比较。从比较电路138的输出端160输出该比较结果CMP。这时，在输出数据和期望值数据一致的情况下，比较结果CMP作为“0”电平的信号输出，在输出数据和期望值数据不一致的情况下，作为“1”电平的信号输出。
因此，如果采用第四实施例的存贮电路800，则用测试器只检查比较结果CMP呈“1”电平的情况，能容易地进行存贮器的测试。
这样，如果采用第四实施例的存贮电路800，则设计者还能利用第一寄存器162及第二寄存器166，根据情况按任意的测试模式进行存贮器的测试。
在上述的各实施例中，只是就使用特定的材料、按特定的条件构成的例说明了本发明，但可以使各实施例中所示的本发明进行多种变更及变形。例如，在上述的实施例中，说明了“跃步式”测试模式的情况，但在本发明中，可以采用预先设定“横盘格”及“行进型”的各种测试模式。
另外，在本发明中，还可以切换信号的“0”电平及“1”电平进行工作。
这样，本发明适用于进行特别是作为存贮电路的测试而有必要周期性地指定存贮单元的测试的存贮电路。
权利要求
1．一种存贮器测试电路，该电路对于具有多个存贮单元的存贮电路中的由输入的地址信号指定的存贮单元进行规定的测试，其特征在于包括输入第一时钟信号后响应该第一时钟信号，对上述存贮电路的多个存贮单元依次生成指定测试对象的存贮单元用的地址信号，并作为第一输出数据输出的第一地址生成电路；输入第二时钟信号后响应该第二时钟信号，依次生成指定伴随上述测试的存贮电路的各存贮单元用的地址信号，并作为第二输出数据输出的第二地址生成电路；输入控制信号后响应该控制信号，控制上述第二输出数据的输送而作为第三输出数据输出的输出控制电路；以及输入上述第一及第三输出数据后，根据该第一输出数据及第三输出数据进行运算，将其运算结果作为输出地址信号输出的运算电路。
2．如权利要求1所述的存贮器测试电路，其特征在于上述运算电路进行加法运算处理。
3．如权利要求1所述的存贮器测试电路，其特征在于上述第一及第二地址生成电路由计数器构成。
4．如权利要求3所述的存贮器测试电路，其特征在于上述第一及第二地址生成电路具有复位功能。
5．如权利要求1所述的存贮器测试电路，其特征在于上述输出控制电路具有将上述第二输出数据的高位q位的数据变换成n位中的低位侧q位的功能。
6．如权利要求5所述的存贮器测试电路，其特征在于上述控制信号由第一及第二控制信号构成，上述输出控制电路由响应该第一控制信号，控制上述第二输出数据的低位m位的输出的第一位控制电路；响应选择信号，有选择地输出该第二输出数据的高位q位或该n位中的低位侧q位的选择电路；以及响应该第二控制信号，控制该选择电路的输出的第二位控制电路构成。
7．如权利要求1所述的存贮器测试电路，其特征在于包括比较电路，它对从由上述输出地址信号指定的存贮单元读出的数据和对该存贮单元的期望值数据进行比较，并输出其比较结果。
8．如权利要求7所述的存贮器测试电路，其特征在于包括模式输出电路，它输出对上述多个存贮单元的上述期望值数据，同时响应切换信号，将规定的测试模式数据输送给上述存贮电路。
9．如权利要求7所述的存贮器测试电路，其特征在于包括响应第一输送信号，输出从外部输入的对上述多个存贮单元的上述期望值数据的第一输送电路；以及响应第二输送信号，将从外部输入的任意的测试模式数据输送给上述存贮电路的第二输送电路。
全文摘要
在存贮电路中备有地址信号发生装置(70),该装置包括下述部分:输出从存贮部(10)的多个存贮单元中依次指定目标单元的地址信号用的第一输出数据(Q1)的第一计数器(72);将依次指定存贮部(10)的各存贮单元的地址信号用的第二输出数据(Q2)输出给每一个指定目标单元的地址信号的第二计数器(74);根据控制信号INH,有选择地将第二输出数据(Q2)作为第三输出数据(Q3)输出的输出控制电路(76);以及根据第一输出数据(Q1)和第三输出数据(Q3)进行运算,发生地址信号(Q4)的运算电路(78)。因此,既不需要准备存贮以测试模式为依据的地址信号的存贮器而从该存贮器依次输入地址信号,也不需要使用存贮器测试专用的测试器。
文档编号G11C29/00GK1205106SQ97191260
公开日1999年1月13日 申请日期1997年7月24日 优先权日1997年7月24日
发明者佐濑一郎 申请人:冲电气工业株式会社