专利名称：半导体存储器件的制作方法
技术领域：
本发明主要涉及的是半导体存储器件，尤其是具有冗余单元阵列的半导体存储器件。
半导体存储器件常常会包含预充电电路。预充电电路可用于预冲电和/或者将导线调整到一个特定的电平。现在参见图5，方块图中展示的是一个半导体存储器件的预充电电路的一个具体部分。该预充电电路以总体标示符500标示，并被显示含有读出放大器(SA1和SA2)。图中显示读出放大器包含P沟道晶体管P500和P502，以及n沟道晶体管n500和n502。图5中还有n沟道晶体管N504、N506和N508，冗余存储单元502，电容器C500和C502。位线用BL1,/BL1,BL2，和/BL2表示，而字线用WL表示。而且，读出放大器(SA1和SA2)的驱动信号用SAP和SAN表示，而RDPBL表示预充电停止信号，用于停止对冗余存储单元502的预充电。
显然，尽管图5只示出了冗余存储单元502的预充电电路，但“常规”(非冗余)存储单元的预充电电路具有相同的结构。
图4是展示选择电路结构的方块图。选择电路选择一个预充电输出信号并把该信号输出到图5中所示的预充电电路。选择电路以总体标示符400表示。
在图4的电路中，地址信号Ai输往地址缓冲器402。此外，阵列选择信号CE和时钟信号CLK输往与非门404。与非门404的输出是地址判定信号ADLST,ADLST信号也输往地址缓冲器402。在信号Ai和ADLST的作用下，地址缓冲器402将地址XAD输出到一个单元阵列。
在图4的结构中，地址XAD经由缓冲器408被输往块选择电406。块选择电路406把预充电停止信号PBL输往一个常规存储单元阵列(图中未示出)。地址XAD还经由另一个缓冲器412被输往多个X解码器410-1至410-n。当地址XAD与一个常规的存储单元阵列相符时，X解码器(410-1至410-n)中的一个解码器就将激活一条常规字线(WL1至WLn)，常规字线(WL1至WLn)和PBL信号同时被激活。而且，随着一条激活字线(WL1至WLn)和预充电信号PBL的被激活，一条位线就被选中，而且一个常规单元被访问，用于进行数据读出操作或其它类似操作。
当地址XAD与一个冗余存储单元阵列相符时，则地址XAD被冗余解码器414解码。冗余解码器414包括多个冗余解码器，示为416-1至416-n。冗余解码器(416-1至416-n)的输出作为输入信号被输往一个或门418。或门418的输出是冗余单元解码信号RDSEL。RDSEL信号输往块选择电路406并将块选择电路406置于输出封闭状态。在输出封闭状态，PBL信号失活。RDSEL信号将启动块选择电路420。而块选择电路420将输出一个冗余预充电停止信号RDSEL。RDSEL信号将被输往一个冗余存储单元阵列(图中未示出)。
如图4所示，每个冗余解码器(416-1至416-n)的输出被输往一个相应的冗余X解码器(422-1至422-n)。冗余X解码器(422-1至422-n)中的一个X解码器则由于RDPBL信号的输入而激活一条冗余字线(RDWL1至RDWLn)。一旦一条冗余字线(RDWL1至RDWLn)被激活，则一条位线就被选中，而且一个冗余单元就被访问，用于进行数据读出操作或其它类似的操作。
现在参见图6，图6所示为一个时序图，用于图解在图4和图5中所示的电路的操作状态。图6中所示的有地址XAD，冗余单元解码信号RDSEL，冗余预充电停止信号RDPBL，冗余字线RDWL，驱动信号SAN和SAP，和一个位线对BL和/BL。一个通用半导体存储器件的操作状态将参照时序6连同图4和图5一起加以描述。
Ai信号被地址缓冲器402接收。此外，在时钟信号CLk和阵列选择电路信号CE的作用下，与非门404将ADLST信号输出到地址缓冲器402。一个读出周期由此开始，而且地址信号XAD作为外加地址从地址缓冲器402输出。这在图6中以作出变换的波形XAD表示。地址信号XAD被输入冗余解码器414。当地址信号XAD与一个冗余存储单元的地址相符时，则被冗余解码器(416-1至416-n)中的一个解码器检出，再经过或门电路418的处理，则RDSEL信号被激活。在图4至6的具体方案中，当RDSEL信号处于逻辑高电平时则为激活状态。RDSEL信号被输往块选择电路406和420。
在处于激活状态的RDSEL信号的作用下，块选择电路406的输出被封闭。同时，处于激活状态的RDSEL信号启动块选择电路420。被激活的块选择电路420再激活RDPBL。在图4-6的具体方案中，RDPBL信号在低电平时停止预充电操作(处于激活状态)。这样，对于图5中所示的具体的预充电电路而言，当RDPBL信号变为低电平时，晶体管N504至N508将被截止。一个结果是，位线BL1与位线/BL1隔离，而位线BL2与位线/BL2隔离。
再次参见图5，一旦PBL信号变为低电平，晶体管N504至N508即被截止，信号VPL被转变为逻辑低电平，而冗余字线RDWL被选中。图5中的冗余字线RDWL可被一个X解码器，如图4中所标识的422-0至422-n，所选中。在这种情况下，如图6中所示，冗余字线RDWL将被转变为逻辑高电平。随着冗余字线RDWL的激活，驱动信号SAP被转变为逻辑高电平，而驱动信号SAN被转变为逻辑低电平。这在图6中用SAN和SAP的波形来表示。随着SAP信号变成高电平而SAN信号变成低电平，一个读出放大器(如SA1和SA2)将被导通。结果一个位线对将被转变为互补的逻辑电平。在图6中的具体例子上，这一操作用BL,/BL的波形来描述，其中位线BL被转变为逻辑高电平，而位线/BL被转变为逻辑低电平。通过这种方式，数据就可以从冗余存储单元(如502)中读出。
在某些通用的冗余解码器，如图4中所示的冗余解码器中，存在一个问题，即电路的复杂性和与选择冗余存储单元有关的时间延迟问题。选择一个冗余存储单元要求对冗余存储单元阵一的选择地址进行同时解码(以产生一个冗余单元解码信号RDSEL)，还要求对冗余字线选择地址进行同时译码(以激活一条冗余字线)。而在产生冗余单元解码信号RDSEL的过程中，有必要计算出冗余解码器416-1至416-n的每个输出的逻辑和。这样，冗余存储单元的选择比常规存储单元的选择就要占用更长的时间。
从与选择冗余存储单元的通用方法有关的时间延迟问题来看，最理想的是通过增加对冗余存储单元的访问速度的方式来提高存储器件的总体速度。
从已描述的具体实施例来看，一个半导体存储器件可包括一个常规单元阵列和一个冗余单元阵列。当一个常规单元阵列将被一个冗余单元阵列所取代时，冗余单元阵列要接收一个冗余预充电停止信号。冗余预充电停止信号不必等待冗余单元阵列被选择与否的决定。
从已描述的具体实施例的一种情况来看，一个半导体存储器件所包含的单元阵列可以具有一个常规单元阵列和一个冗余单元阵列。一个第一选择电路选择常规单元阵列，而一个第二选择电路选择冗余单元阵列。半导体存储器件还可以包括一个信号输出电路，当其单元阵列被选中时，用来向第二选择电路输出一个信号。该输出信号使第二选择电路向冗余单元阵列输出一个冗余预充电停止信号并选择该冗余单元阵列。
从已描述的具体实施例的另一种情况来看，一个半导体存储器件所包含的单元阵列具有一个常规单元阵列和一个冗余单元阵列。一个第二选择电路，在其单元阵列被访问时用于选择冗余单元阵列。一个半导体存储器件还可包括一个解码器，用于确定冗余单元阵列被选择或不被选择的时间。当解码器表明冗余单元阵列未被选择时，第二选择电路就不选择冗余单元阵列。
已描述的具体实施例的一个优点是，一个半导体导存储器件可以包括一个常规单元阵列和一个冗余单元阵列。当一个常规单元阵列将被一个冗余单元阵列取代时，不必等待冗余单元阵列被选择与否的决定，即产生一个输往冗余单元阵列的预充电停止信号。这就为以更快的速度访问整个存储器件创造了条件。
图1是一个具体实施例的方块图；图2是根据一个具体实施例来图示一次通常存取的时序图；图3是根据一个具体实施例来图示一次冗余存取的时序图；图4为展示一个通用选择电路的结构的方块图；图5为一个预充电电路的一个组成部分的方块图；图6为对图4和图5中所示的电路的操作状态进行图示的时序图；图7为一个第一电路120的电路图；图8为一个第二电路122的电路图；图9为一个冗余解码器112的电路图。
现在，参照几个附图来对本项发明的不同实例进行描述。图1是对与一个具体实例相对应的一个半导体存储器件的一个组成部分进行图示的方块图。该组成部分用总体标示符100来标示，而且包括一个选择电路，用于向一个单元阵列输出一个预充电停止信号。图1中包括一个地址缓冲器102，一个与非门104，一个缓冲器106，一个缓冲器108，和一个冗余单元解码器110。冗余单元解码器110包括几个冗余解码器112-1至112-n。冗余解码器(112-1至112-n)用于确定一个从地址缓冲器102输出的地址XAD是否是用来选择一个冗余存储单元的一个地址。在这样的一个地址的作用下，将产生一个冗余解码信号RDSEL。每个冗余解码器112-1至112-n的一个电路图均在图9中示出。如图9所示，在预充电信号Pre的作用下，每个冗余解码器112-1至112-n均被预先充电，而在形成一个将被取代的地址的不同地址XAD(AO至An)的作用下，每个冗余解码器112-1至112-n均被放电。每个冗余解码器112-1至112-n均被一个熔断器编程，以便当即将被取代的地址传来之时不被放电。这样，当被编程的地址也就是将被取代的地址在预先充电之后被传来之时，每个冗余解码器112-1至112-n均激活它的输出信号。一个冗余存储单元可以是如图5中所示的组成部分502那样的一个单元。
图1中还展示了一个或门114，一个“常规”块选择电路116，和一个“冗余”块选择电路118。常规块选择电路116将预充电停止信号PBL输出到常规单元。PBL信号能够导致一个常规存储单元阵列中的一条位线BL与相对应的一条互补位线/BL断路。冗余块选择电路118输出一个冗余预充电停止信号RPBL。RPBL信号能够被输往冗余存储单元，并导致一条位线与相对应的一条互补位线/BL断路。RPBL信号能够按照图5中所示的方式被输往冗余存储单元。
与非门104接收一个单元阵列选择信号CE和一个时钟信号CLK。在信号CE和CLK的作用下，与非门104输出一个地址判定信号ADLST。一个第一电路120接收ADLST信号并产生一个单触发信号PBLST。图7中示出了第一电路120的电路图。PBLST信号将导致输往冗余存储单元的预充电停止信号的生成。冗余存储单元所具有的配置如图5中所示。PBLST信号被一个第二电路122接收。第二电路122的电路图在图8中示出。第二电路122在单触发PBLST信号或者RDSEL信号的作用下使冗余块选择电路118生成一个冗余预充电停止信号RDPBL,RDSEL信号是由冗余解码器(112-1至112-n)中的一个解码器产生，并通过或门114。
图1中还示出了常规X解码器124-1至112-n和冗余X解码器126-1至126-n。常规解码器(124-1至124-n)用于激活常规字线WL1至WLn。冗余X解码器(126-1至126-n)用于激活冗余字线RDWL1至RDWLn。地址信号XAD通过缓冲器106被输往常规X解码器(124-1至124-n)并通过缓冲器108被输往常规块选择电路114。
在对图1中所示的具体实施例的总体配置进行了描述之后，现在对具体实例100的操作进行描述。当地址Ai输入到地址缓冲器102时，其可包含有关选择常规单元阵列的信息。地址Ai会导致XAD通过缓冲器108被输往常规块选择电路116。如该地址与一个冗余存储单元不符，则常规块选择电路116将提供预充电停止信号PBL。PBL信号可被输往一个常规存储单元阵列(图中未示出)。地址XAD还被输往常规X解码器(124-1至124-n)。当地址XAD与一个常规存储单元阵列的地址相符时，则一个常规X解码器(124-1至124-n)将在PBL信号的作用下激活一条相应的常规字线(WL1至WLn)。位线的选择将导致数据从一个存储单元中被读取出来。
然后，地址XAD可以与一个冗余存储单元阵列相符。在这种情况下，当地址XAD被冗余单元解码器110接收时，冗余解码器(112-1至112-n)中的一个将提供一个激活的输出信号将被输往或门114并通过它产生一个RDSEL信号。常规块选择电路116提供的PBL信号将被RDSEL信号激活。此外，如果一条常规字线(WL1至WLn)处于激活状态，则PBL信号将使该常规字线失活。而且同时，冗余块选择电路118被启动，而冗余预充电停止信号RDPBL被输往一个冗余单元阵列(图中未示出)。
在图1的结构中，PBLST信号由第一电路120生成，并在RDSEL信号激活PBL信号之前被输往冗余块选择电路118。也就是说，无论地址XAD是否与一个冗余存储单元阵列相符，第一电路120均接收与非门104发出的ADLST信号。第一电路120则将单触发信号PBLST输往第二电路122。这样，由于接收了PBLST信号，第二电路122将PBLST信号传输到冗余块选择电路118，而118则使RDPBL信号转变为低电平。因此，冗余块选择电路118能够在冗余解码信号RDSEL之前接收单触发PBLST信号，并导致RDPBL信号输出到一个冗余单元阵列。
此外，当地址XAD与一个冗余地址相符时，冗余X解码器(126-1至126-n)中的一个解码器将在RDPBL信号的作用下激活一条相应的冗余字线(RDWL1至RDWLn)。将被撤销的RDPBL信号是在单触发信号PBLST的作用下由冗余块选择电路118提供的。一旦一条冗余字线(RDWL1至RDWLn)被激活，一条位线就会被选中，而一个冗余存储单元就会被访问，以便将数据读出或进行其它类似的操作。
这样，在图1的结构中，用于强制停止一个冗余存储单元阵列的预充电操作的单触发信号PBLST是由第一电路120生成的。冗余块选择电路118在接收单触发信号PBLST的基础上生成一个预充电停止信号RDPBL。由冗余单元解码器110中的冗余解码器(112-1至112-n)选中的一个冗余X解码器(126-1至126-n)将一个激活信号输往一条冗余字线(RDWL1至RDWLn)。该激活信号是在响应RDPBL信号的情况下由单触发PBLST信号生成的。因此，不必等待冗余解码器的解码操作就可以对一个冗余存储单元进行高速访问。
现在，参见图2和图3中所示的时序图，对图1和图5中所示的一个具体实施例的操作状况进行描述。
首先，将参照图1、图2和图5对一个常规存储单元阵列所选择的操作进行描述。
现在参见图1和图2，在阵列选择信号CE和时钟信号CLK的作用下，与非门104输出一个地址判定信号ADLST。这一点可以由高电平转变为低电平的波形ADLST中显示出来。ADLST信号使第一电路120输出一个高冲的单触发信号PBLST。PBLST信号被输往第二电路122并导致对冗余存储单元阵列的预充电操作的强行停止。这一点从上冲的PBLST脉冲波形上即可显示出来。此外，地址缓冲器102根据输入地址信号Ai和来自与非门104的ADLST信号产生一个地址XAD。地址XAD被输往缓冲器(106和108)以及冗余单元解码器110。这一点从XAD波形值的转变上就可显示出来。
上述的单触发PBLST信号由第二电路122输出到冗余块选择电路118。随之，冗余块选择电路118使用冗余预充电停止信号RDPBL在预定的时间内处于低电平。这在图2中用RDPBL信号的向下变化的部分来表示。参见图5，只要图5的电路代表冗余存储单元的一个预充电电路，那么，处于低电平的RDPBL信号将使晶体管N504-N508在一段特定的时间间隔内处于截止状态。因而，位线BL1和BL2将分别与位线/BL1和BL2断路。
在图2所示的常规访问中，地址XAD与一个常规存储单元阵列的地址相符，而与一个冗余存储单元阵列的地址并不相符。结果，冗余单元解码器110并不输出处于激活状态的RDSEL信号。这在图2中用保持在逻辑低电平的RDSEL信号的波形来表示。因为RDSEL信号保持非激活状态(在图2的特定的电路中为低电平)，激活信号就不会传往冗余字线(RDWL1至RDWLn)，而冗余字线(RDWL1至RDWLn)就将维持在逻辑低电平。这在图2中用维持于逻辑低电平的RDWL波形来表示。此外，驱动信号SAP和SAN将维持在失活状态。这在图2中用维持于中间电平的SAN,SAP(冗余)波形来表示。因为冗余位线(RDWL1至RDWLn)和驱动信号(SAP和SAN)处于失活状态，因而在位线(BL1,/BL1,BL2,/BL2)上没有信号被驱动。这在图2中用维持于中间电平的BL,/BL(冗余)波形来表示。
然而，由地址缓冲器102输出的地址XAD经缓冲器108输往常规块选择电路116。根据提供的该地址，块选择电路116将预充电停止信号PBL驱转为逻辑低电平。低电平的PBL信号将终止常规存储单元的预充电。这在图2中用向下变换的PBL波形来表示。参见图5，只要图中所示的预充电电路是为一个常规存储单元阵列而设的，那么，向下变换的PBL信号就将使位线BL1和BL2分别与位线/BL1和/BL2断路。
在上面所述的情况中，输往一个常规存储单元的地址XAD还要经由缓冲器106被输往常规X解码器(124-1至124-n)。然后，随着PBL信号的向下变换，一个激活信号被输往常规字线(WL1至WLn)中的一条字线。这在图2中用WL波形来表示。由于一条常规字线被激活，一个常规存储单元即被访问。因而，驱动信号SAN,SAP被激活，SAP信号被驱为高电平，而SAN信号被驱为低电平。这在图2中用SAN,SAP(常规)的波形来表示。再次参见图5，如果图5中的预定电电路描述的是一个常规预充电电路，那么产生的访问将导致位线对根据存储在常规存储单元中的数据被驱动为互补的逻辑值。这在图2中用BL,/BL(常规)信号的波形来表示。
在图2描述的特定访问中，如果一个预充电电路，如图5中所示出的预充电电路，是表示一个常规预充电电路的话，则VPL信号要被置为低逻辑电平，而一个常规存储单元要被访问，进行数据读出操作或其他类似的操作。
在对选择操作的常规存储单元阵列进行了描述之后，现在参照图1，图3和图5对选择操作的冗余存储单元阵列进行描述。
如上所述，在阵列选择信号CE和时钟信号CLK的作用下，与非门104输出一个地址判定信号ADLST。时钟信号CLK可以是为读操作而生成的读时钟信号。ADLST的响应特性在图3中用从高电平向低电平转变的ADLST波形来表明。ADLST信号的变换使第一电路120输出一个向上变换的具有一个预定的时间间隔的单触发信号PBLST。这在图3中用一个上冲的PBLST波形来表示。一个冗余访问还包括一个地址缓冲器102，地址缓冲器102，其根据输入的地址信号Ai和来自与非门104的ADLST信号来生成一个地址XAD。地址XAD输往缓冲器(106和108)和冗余单元解码器110。这在图3中用XAD波形的电平值的变换来表示。
上述的单触发PBLST信号经由第二电路122送往冗余选择电路118。随之，冗余块选择电路118输出一个处于逻辑低电平的预充电停止信号RDPBL。现在参见图5，如果预充电电路代表一个冗余预充电电路，则低电平的RDPBL信号将导致晶体管N504至N508处于截止状态。这在图3中用从高电平向低电平变换的RDPBL信号波形来表示。
在图3所示的冗余访问中，地址XAD与一个冗余存储单元阵列的地址相符。单触发PBLST信号被输往第二电路122。此外，处于激活状态的RDSEL信号被输往第二电路122,RDSEL信号是由冗余单元解码器110的运作生成的。图3中作为特定实例的RDSEL信号在高电平时处于被激活状态。因而，在图3中示出，波形RDSRL包含一个由低向高的变换。在冗余访问中，第二电路122将单触发信号PBLST与RDSEL信号的逻辑和传送到冗余块选择电路118。这使冗余块选择电路118输出一个低电平的RDPBL信号。现在参见图5，当图5中的预充电电路用于冗余存储单元时，根据单触发信号PBLST而产生的低电平的RDPBL信号将使位线BL1和BL2分别与/BL1和/BL2断路。该操作在图3中用RDPBL波形来表示。
继续对图3中的实例进行描述在冗余单元解码器110输出的信号和RDPBL信号的作用下，冗余X解码器(126-1至126-n)中的一个解码器把一个激活信号输往一条冗余字线(RDWL1至RDWLn)。正如所述的，RDPBL信号是在PBLST信号脉冲的作用下生成的。由被选中的X解码器(126-1至126-n)发生的激活信号将使一条冗余字线(RDWL1至RDWLn)被驱变为高电平，并在图3中用向高电平变换的RDWL信号波形来表示。随之，与冗余存储单元有关的驱动信号被激活。参见图5，如果图示的预充电电路代表一个用于冗余存储单元的预充电电路，那么，SAP信号被驱变为高逻辑电平，而SAN信号被驱变为低逻辑电平。这在图3中用SAN,SAP(冗余)波形来表示。处于激活状态的驱动信号(SAN和SAP)将读出放大器(在图5的情况下如SA1和SA2)激活。随之，位线对被驱变为互补的电平值。这在图3中用波形BL,/BL(冗余)来图示。通过这种方式，冗余存储单元即可被访问，进行数据读出操作或其他类似的操作。
根据图3，一个访问还包括地址缓冲器102输出的地址XAD,XAD经由缓冲器108被传输到常规块选择电路116。地址XAD的这种应用方式将导致常规块选择电路输出一个低电平的预充电停止信号PBL，该信号可被输出到一个常规存储单元阵列。这在图3中用由高电平向低电平变换的PBL波形来表示。然而，由于冗余单元解码器110的操作产生一个处于激活状态的RDSEL信号，该信号就把常规块选择电路116的操作封闭。结果，PBL信号被恢复到高电平。这在图3中用PBL波形中的由低电平向高电平的变换来表示。
再者，在一个冗余访问中，一条常规字线(WL1至WLn)会被暂时激活。然而，这样的一条波激活的常规字线要被在冗余单元解码器110的作用下产生的RDSEL信号激活，因此不会对一个常规存储单元产生负面影响。还是在一个冗余访问中，用于常规存储单元读出放大器的驱动信号维持在失活状态。这样，在一条常规字线处于暂时性的激活状态期间，在位线上仅有微弱的信号。该微弱的信号更不会对常规存储单元产生负面影响。在图3中，这种读出放大器驱动信号用SAN,SAP(常规)波形来表示。
可以理解，尽管对本文示出的各种特定实例已进行了详细描述，但是，在不违背本发明的精神和范围的情况下，本项发明可能还会遇到各种改动、替换、和修改。因此，本发明准备只受到附加在后面的权利要求所规定的那些限制。
权利要求
1．一个半导体存储器件，其特征在于，它包括被选择的通常的单元阵列访问常规单元；一个冗余单元阵列，其被选择以便访问冗余单元；和一个选择电路，当对常规单元的访问被对冗余单元的访问取代时，用来暂时选择冗余单元阵列，而无需等待冗余单元阵列是否被选中的决定。
2．根据权利要求1所述的半导体存储器件，其特征在于，其中选择电路在定时信号的作用下选择冗余单元阵列，而且还在解码信号的作用下选择及不选择冗余单元阵列。
3．根据权利要求2所述的半导体存储器件，其特征在于，还包括冗余解码器，用于在地址信息的作用下产生解码信号。
4．根据权利要求2所述的半导体存储器件，其特征在于，还包括一个逻辑电路，用于在时钟信号的作用下产生定时信号。
5．一个具有单元阵列的半导体存储器件，它的单元阵列包括一个常规单元阵列和一个冗余单元阵列，该半导体存储器件包括一个第一选择电路，用于选择常规单元阵列；一个第二选择电路，在选择输入信号的作用下输出一个预充电停止信号并选择冗余单元阵列；一个信号输出电路，当单元阵列被选中时，将选择输入信号输出到第二选择电路。
6．根据权利要求5所述的半导体存储器件，其特征在于，还包括第二选择电路，在不选择信号的作用下就不去选择冗余单元阵列；一个解码器电路，用来确定冗余单元阵列将被选择还是不被选择，如果冗余单元阵列将不被选择，该解码器电路将生成不选择信号。
7．根据权利要求6所述的半导体存储器件，其特征在于，其中解码器电路包括多个冗余解码器，每个冗余解码器均接收地址信息，当接收的地址信息与预定的地址信息相符时，产生一个解码输出信号。
8．根据权利要求7所述的半导体存储器件，其特征在于，还包括第二选择电路，在冗余选择信号的作用下还选择冗余单元阵列；而且如果冗余单元阵列将被选中，则解码器还要生成冗余选择信号。
9．根据权利要求8所述的半导体存储器件，其特征在于，还包括一个逻辑电路，在解码输出信号的逻辑和的作用下，用来生成冗余选择信号。
10．根据权利要求5所述的半导体存储器件，其特征在于，还包括第一选择电路，其在常规不选择信号的作用下不去选择常规单元阵列和一个解码器电路，用于确定冗余单元阵列是否要被选中，如果冗余单元阵列将被选中，该解码器电路还将生成常规不选信号。
11．根据权利要求5所述的半导体存储器件，其特征在于，还包括一个输入逻辑门电路，在时钟信号的作用下生成定时信号；而且信号输出电路在定时信号的作用下输出选择输入信号。
12．根据权利要求11所述的半导体存储器件，其特征在于，其中定时信号是在时钟信号中的预定变换沿的作用下生成的一个单触发脉冲。
13．根据权利要求5所述的半导体存储器件，其特征在于，还包括多个冗余解码器，在预充电停止信号的作用下，用来激活至少一条冗余字线。
14．一个半导体存储器件，其特征在于，包括一个定时电路，当该半导体存储器件被访问时，用来产生一个定时信号；一个冗余解码器，在地址信息的作用下用来提供一个冗余解码信号或者一个非冗余解码信号；一个冗余选择电路，在定时信号或者冗余解码信号的作用下，用于激活一个冗余选择信号；和一个常规选择电路，在地址信息的作用下用来生成一个常规选择信号，并且在冗余解码器信号的作用下来生成一个常规不选信号。
15．根据权利要求14所述的半导体存储器件，其特征在于，其中冗余选择电路还要在非冗余解码信号的作用下将冗余选择信号去活。
16．根据权利要求14所述的半导体存储器件，其特征在于，其中定时电路包括一个逻辑电路，该逻辑电路在一个时钟信号的作用下产生定时信号。
17．根据权利要求16所述的半导体存储器件，其特征在于，其中定时电路还包括一个第一电路，在时钟信号的变换沿的作用下该第一电路生成一个单触发定时信号。
18．根据权利要求14所述的半导体存储器件，其特征在于，其中定时电路还包括一个第二电路，用于接收来自冗余解码器的冗余解码信号和非冗余解码信号，并把选择定时信号输出到冗余选择电路；冗余选择电路，在选择定时信号的作用下激活一个冗余选择信号。
19．根据权利要求14所述的半导体存储器件，其特征在于，还包括多个位线对；多个预充电电路，处于激活状态时用于将位线对相互连结，处于失活状态时用于将位线对相互断路；冗余选择信号，使预定的预充电电路失活。
20．根据权利要求14所述的半导体存储器件，其特征在于，还包括多个位线对；多个预充电电路，处于激活状态时用于将位线对相互连通，处于失活状态时用于将位线对相互断路；常规选择信号，使预定的预充电电路失活。
全文摘要
一个半导体存储器件包括一个常规单元阵列和一个冗余单元阵列。当一个常规单元阵列将要被选中的冗余单元阵列取代时，一个第一电路向一个冗余块选择电路输出一个单触发信号。冗余块选择电路在不等待一个冗余单元解码器解码结果的情况下激活一个冗余预充电停止信号。冗余单元解码器的结果显示出冗余单元阵列被选中或者未被选中。提高对半导体存储器件访问的总体速度。
文档编号G11C29/00GK1227386SQ9910084
公开日1999年9月1日 申请日期1999年2月25日 优先权日1998年2月25日
发明者杉林直彦 申请人:日本电气株式会社