专利名称：半导体存储器件的制作方法
技术领域：
本发明涉及一种半导体存储器件，尤其是一种具有主位线和子位线的半导体存储器件。
存储容量更大是目前半导体存储器件的发展趋势。大容量半导体器件有多个存储单元连接于一根单个的位线。快闪存储器中的存储单元、只读存储器(ROM)、或者可擦写可编程的只读存储器(EPROM)，通常都含有一个MOS晶体管。该晶体管的漏极连接于位线。半导体器件是形成于一个半导体基片上的，在该漏极与该半导体基片之间存在一种寄生电容。此外，一个量值较小的漏电流从漏极流向半导体基片。对于小容量的半导体存储器件来说，寄生电容与漏电流并不是问题，然而，对于大容量半导体存储器件来说，单个位线上的寄生电容与流过这根位线的漏电流的总和就不可忽视了。
位线通常连接于一个读出放大器。该读出放大器识别存储于存储单元中的信息并产生一个“0”或“1”的信号。量值较大的寄生电容与漏电流所造成的缺点是对位线预充电的电流增大，从存储单元读出的信号微弱，从而无法被读出放大器所识别。
为了解决上述问题，人们设计了各种半导体存储器件。例如，一些器件把连接于一个单个位线的存储单元分成几个模块，一个模块中的存储单元被连接于一个子位线，而且一个模块选择晶体管被置于该子位线与一个主位线之间，把它们连接起来。换言之，这里所述的这种类型的半导体存储器件含有多个子位线，每个子位线都通过模块选择晶体管连接于主位线。这些子位线被连接于多个存储单元。主位线与子位线通过模块选择晶体管实现电连接或断接。
这似乎是位线被连接于模块选择晶体管，然后被连接于一个选定的模块中的存储单元。这有助于显著地降低寄生电容和漏电流。
日本专利8-204158中公布了这种半导体存储器件的一个例子。具体讲，这个半导体存储器件含有多个连接于存储单元晶体管的多个子位线，以及与这些子位线有选择地相连接的一个主位线。该半导体存储器件还含有一个辅助连线层，该辅助连线层形成于作为主位线的导电层的同一个导电层上，并与主位线电绝缘开。所述的辅助连线层与子位线相连。这样，子位线的电阻在半导体存储器件中得到抑制，一个典型的代表是DINOR快闪存储器，其中的位线被分为主、子位线，同时获得的结果是高水平的集成与存储器运行速度的加快。
子位线通常有它自己的电阻，限制了子位线的长度和每个子位线所对应的连接于同一个模块选择晶体管的存储单元的数目。通常12个存储单元晶体管被连接于一根子位线。另一方面，上面所描述的子位线的电阻所造成的限制可以允许32个或更多的存储单元晶体管被连接于一个单个的子位线。但是，这种设置对于上述的半导体存储器件并不是完全有利，因为大约一半的子位线是用具有较高的薄膜电阻的多晶硅互连方式形成的。这种类型的半导体存储器件在存储器运行速度与集成度水平方面受到限制。这就是目前用于微型计算机中的半导体存储器件的一个缺陷，这些微型计算机是很小的计算机系统，它们的性能已经得到了显著的改进，因为存在巨大的需求，要求半导体存储器件比以往所采用的器件更快。然而，更大的半导体存储器件含有更长的位线。这种设置增加了寄生电容与电阻，对从存储器中读出信息的速度造成不利影响。这意味着需要进一步限制位线的电阻。传统的半导体存储器件很难做到这一点。
所以，本发明的一个目的在于提供一种半导体存储器件，使它的读出速度与集成度水平有所提高，使它适用于更复杂和更先进的计算机系统。
本发明所提供的半导体存储器件含有多个子位线，每个子位线都连接于多个存储单元晶体管。所述的子位线被有选择地连接于一根主位线。
作为本发明的技术方案的一个方面，所述子位线与主位线由金属材料制成。子位线与主位线可以形成于由金属材料制成的多层连线结构中的不同金属连线层。另一种方案是，子位线与主位线可以形成于由金属材料制成的多层连线结构中的同一金属连线层。
图1是表示本发明的第一个实施例所提供的一个半导体存储器件的一部分的结构的示意图；图2是表示图1所示的半导体存储器件的布图的示意图；图3是图2沿A-A线的横断剖视图；图4是图2沿B-B线的横断剖视图；图5是表示本发明的第二个实施例所提供的一个半导体存储器件的布图的示意图；图6是图5沿C-C线的横断剖视图；图7是图5沿D-D线的横断剖视图；图8是用于描述一根金属字线和一根金属源极线被形成于一个第一金属连线层的状态的示意图。
图1至图4给出了本发明的第一个实施例所提供的一个半导体存储器件。第一实施例所描述的是半导体存储器件由非易失性存储单元形成的情况。
如图1所示的一个半导体存储器件10含有多个有选择地连接于一根主位线(MBL)的子位线(SBL)。多个存储单元晶体管(MC，以下被简称为存储单元)连接于子位线。图1中给出了两根主位线11a与11b、被有选择地连接于主位线11a的子位线12a与12b、以及被有选择地连接于主位线11b的子位线12c与12d。8个存储单元13a至13h被有选择地连接于子位线12a至12d中的每一个。一组8个存储单元13a至13h形成一个模块。
半导体存储器件10还含有一组模块选择线15a与15b、多个字线(WL)16a至16h、以及多个源极线SL。子位线12a和12b分别通过模块选择晶体管12a和12b有选择地连接于主位线11a。类似地，子位线12c和12d分别通过模块选择晶体管14a和14b有选择地连接于主位线11b。换言之，模块选择晶体管用来实现主、子位线之间的电路连接或断接。模块选择线15a被连接于两个模块选择晶体管14a的栅极。模块选择线15b被连接于两个模块选择晶体管14b的栅极。字线均被连接于整齐排列成一行的存储单元的栅极。源极线SL均被连接于整齐排列成一行的存储单元的源极。
在下文的描述中，类似的元件只用一个代表元件来描述，不重复加以描述。在主位线11a一边，子位线12a与12b在模块的相对的两侧被连接于主位线11a。更具体地说，子位线12a在存储单元13h这一侧通过模块选择晶体管14a被连接于主位线11a。子位线12b在存储单元13a这一侧通过模块选择晶体管14b被连接于主位线11a。让子位线12a在主位线11a的一侧与主位线11a平行，以使它朝存储单元13a的方向延伸。让子位线12b在主位线11a的另一侧与主位线11a平行，以使它朝存储单元13h的方向延伸。主位线11b也采用上述方式。一对子位线12a与12b以合适的角度与字线16a至16h相交叉。字线16a至16h中的每个均连接于与主位线11a相关联的两个存储单元的栅极。主位线11b也是同样的情况。
子位线12b与12c位于相邻的主位线11a与11b之间。子位线12b与12c连接于13a至13h这8个存储单元的漏极。两个模块，即两列存储单元13a至13h在主位线11a与11b之间整齐排列。
如图2至图4所示，半导体存储器件10含有一个由多个金属连线层组成的多层连线结构，制成金属连线层的材料可以是铝。子位线12d穿过一个第一层间绝缘薄膜INS1形成于位于一个半导体基片SUB之上的一个第一金属连线层上(参见图3)。主位线11a与11b穿过一个第二层间绝缘薄膜INS2形成于位于第一金属连线层之上的一个第二金属连线层上(参见图4)。
模块选择线15a与15b、字线16a至16h、源极线SL被设置成交叉于主位线11a和11b、以及子位线12a、12b、12c和12d(见图1)。相邻的子位线被设置成具有夹置于其中的第二层间绝缘薄膜INS2(见图2与图4)。模块选择晶体管14a与14b被设置成与主位线11a与11b具有一定的距离(参见图3)。
存储单元形成于半导体基片SUB之上。这些存储单元由一个自由栅FG、一个控制栅(图中未示出)、一个漏区D和一个源区组成。自由栅FG与它周围的部件绝缘。控制栅形成于自由栅之上并与字线相连接。漏区D和源区位于半导体基片SUB上。因为源区连接于源极线SL上，所以为了描述之便，用SL来描述它。这些存储单元被第一层间绝缘薄INS1所覆盖。每个存储单元的漏区D都通过第一层间绝缘薄膜INS1中的一个接触孔被连接于子位线。
形成于半导体基片SUB上的块选择晶体管14b含有一个栅区、一个漏区BSD、一个源区BBS。栅区与其周围的部件绝缘开来。漏区BSD形成于自由栅之上。因为栅区连接于模块选择线15b，所以为了描述之便，用15b来描述它。块选择晶体管14b被第一层间绝缘薄膜INS1所覆盖。块选择晶体管14b的源区BSS通过第一层间绝缘薄膜INS1中的一个接触孔CH被连接于子位线12d。块选择晶体管14b的漏区BSD通过第一与第二层间绝缘薄膜INS1与INS2中的一个接触孔CH与一个通孔VH被连接于主位线11b(参见图2和图3)。虽然图3未完全描述出来，但对于模块选择晶体管14a来说，情况也是一样的。
模块选择晶体管的源区BSS和存储单元(源极线SL)的源区被设置成具有夹置于其中间的场氧化薄膜FOX(见图3)。形成主、子位线的金属连线层由以铝为基础的材料制成。合适的材料包括铜含量为0.5％的AlCu、硅含量为1％且铜含量为0.5％的AlSiCu、以及硅含量为1％的AlSi。
如上所述，在此实施例中，子位线均由金属连线形成，金属连线由薄膜电阻明显小于多晶硅的以铝为基础的材料制成。所以，即使对于更长的子位线，子位线的连线电阻也可以忽略。这使得提高连接于一个单个子位线的存储单元的数目成为可能。还应指出的是，传统工艺只允许一个子位线对应12-32个存储单元。相反，在本实施例所提供的半导体存储器件10中，一根子位线可以对应100或更多的存储单元。
相应地，读出速度也提高了。为将子位线从主位线分支开来的目的而提供的模块选择晶体管的数目也可以减少。模块选择晶体管的数目的减少使得集成度的提高成为可能。所以，本实施例所提供的半导体存储器件10可以被用于更复杂和更高级的微型计算机中的所用的存储器。
相邻的两个子位线被配成一对，且主位线夹置于其中。一对子位线的方向相对，平行地设置在主位线的两侧。这种方式允许显著地减小主位线，从而减小主位线的连线电阻。于是，出入存储器的访问速度就可以提高。
在形成本实施例所提供的、用于含有多层金属连线层的微型计算机中的半导体存储器件的过程中，可以同时进行上述的多层金属连线层的形成步骤，因此，生产这种半导体存储器件不需要额外的步骤。
参见图5至图7，一个半导体存储器件20的结构类似于图1所示的半导体存储器件10，只是子位线12a至12d以及主位线11a与11b由第二金属连线层形成，第二连线层由以铝为基础的材料制成。在半导体存储器件20中，块选择晶体管14a的漏区BSD通过接触孔CH互连于第一金属连线层，且通过通孔VH互连于形成主位线11b的第二金属连线层。块选择晶体管14a的源区BSS通过接触孔CH互连于第一金属连线层，且通过远离接触孔CH的通孔互连于形成子位线12c(图5)的第二金属连线层。存储单元的漏区D通过接触孔CH互连于第一金属连线层，且通过通孔VH(参见图5和图6)互连于子位线12d。块选择晶体管14b的情况也同样。
具有上述结构的半导体存储器件20含有形成于第二金属连线层中的子位线。为达到这一目的，第一金属连线层在接触孔CH中被连接于块选择晶体管的漏区BSD，而且第一金属连线层通过通孔VH被互连于第二金属连线层。这样，主、子位线就形成于第二金属连线层中，子位线12a至12d沿着平行于主位线11a和11b的方向延伸(参见图5与图7)。
为了实现第二金属连线层与存储单元之间的互连，第二金属连线层在通孔VH中被互连于第一金属连线层，然后还被互连于第一金属连线层以及存储单元的一个扩散层。结果，两根子位线对应于每根主位线被配成一对。这两根子位线被连接于同一根字线16a至16b，并用不同的块选择晶体管连接于不同的模块选择线(参见图5)。接触孔的形成方式是使它定位于图7中的存储单元的漏区的中心。此外，第一金属连线层的形成方式是使它的直径大于接触孔CH的直径，并考虑到第一金属连线层与接触孔之间的位移。因此，对于连接于主位线11a的子位线12a与12b来说，在接触孔CH中第一金属连线层之间的距离d(如图7所示)变小了。如果有空间允许主位线11a穿过距离d所代表的空间，那么主位线11a和子位线12a与12b就可以仅用第一金属连线层来形成。如果不是这样，那么其结构就类似于该实施例所给出的结构。更具体地说，在图7中，为了使子位线12a与12b被连接于主位线11a而设的通孔之间的距离大于接触孔CH的宽度。子位线12a与12b由第二金属连线层形成。这就为主位线11a与子位线12a、12b之间的距离留出了余地。在主位线11b一侧的情况也是如此。这也为生产工艺处理过程中的对准精度留出了一定的范围，便于半导体存储器件的生产。并且，互连部件之间的电容与漏电流被减小了，提高了由此而获得的半导体存储器件的可靠性。在另一方面，这些余地的缩小，还使得它有可能符合芯片面积的缩小而带来的进一步最小化需要。
从以上描述中已经很清楚地看出，半导体存储器件20可以获得半导体存储器件10所获得的类似的效果，并且，通过用第二金属连线层形成主、子位线的方式，可以使第一金属连线层沿着与主、子位线交叉的方向形成。这种情况下，金属字线(如M16f和M16g)以及金属源极线(MSL)就由第一金属连线层形成。而且，通过接触孔，只要很小的距离它们就可以被连接于字线(如16f和16g)以及源极线(SL)。这减小了字线(WL)和源极线(SL)的连线电阻，并减小了字线中的信号延迟。
形成第一与第二实施例中的主、子位线的第一与第二金属连线层的材料并不限于上面描述的材料，而可以是以连线电阻很小的铝为基础的任何材料。主、子位线所赖以形成的金属连线层的数目也不限于两个，三个或以上的金属连线层也可以。本发明的技术方案除了适用于非易失性存储器之外，还适用于ROM与EPROM。它还适用于存储单元被串接的NAND(与非门)型半导体存储器件结构。
权利要求
1．一种半导体存储器件，含有多个子位线，所述子位线中的每一个均连接于多个存储单元晶体管，所述子位线被有选择地连接于一根主位线，其中所述子位线和所述主位线由金属材料制成。
2．如权利要求1所述的半导体存储器件，其特征在于，所述子位线和所述主位线是形成于由金属材料制成的多层连线结构中的不同金属连线层中。
3．如权利要求1所述的半导体存储器件，其特征在于，所述子位线和所述主位线是形成于由金属材料制成的多层连线结构中的同一金属连线层中。
4．如权利要求2所述的半导体存储器件，其特征在于，所述连接于所述主位线中的一根主位线的多个存储单元晶体管以串联方式整齐排列，所述多个存储单元晶体管平行于所述主位线；一对子位线被排列在所述主位线的两侧，所述一对子位线沿与所述主位线平行的方向延伸；所述一对子位线中的一个在第一结点通过一个模块选择晶体管被连接于所述主位线，所述一对子位线中的另一个在第二结点通过另一个模块选择晶体管被连接于所述主位线；所述第一结点在所述多个存储单元晶体管的一个端侧邻近于存储单元晶体管，所述第二结点在所述多个存储单元晶体管的另一个端侧邻近于存储单元晶体管。
5．如权利要求3所述的半导体存储器件，其特征在于，所述连接于所述主位线中的一根主位线的多个存储单元晶体管以串联方式整齐排列，所述多个存储单元晶体管平行于所述主位线；一对子位线被排列在所述主位线的两侧，所述一对子位线沿与所述主位线平行的方向延伸；所述一对子位线中的一个在第一结点通过一个模块选择晶体管被连接于所述主位线，所述一对子位线中的另一个在第二结点通过另一个模块选择晶体管被连接于所述主位线；所述第一结点在所述多个存储单元晶体管的一个端侧邻近于存储单元晶体管，所述第二结点在所述多个存储单元晶体管的另一个端侧邻近于存储单元晶体管。
6．如权利要求3所述的半导体存储器件，其特征在于，它还进一步含有一个第一金属连线层和一个第二金属连线层，所述第一金属连线层沿着与所述主位线和所述子位线交叉的方向形成，所述主位线和所述子位线由所述第二金属连线层形成。
7．如权利要求6所述的半导体存储器件，其特征在于，多个字线被分别连接于所述多个存储单元晶体管的栅极，多个源极线被分别连接于所述多个存储单元晶体管的源极，所述多个字线或所述多个源极线形成于所述第一金属连结层。
8．如权利要求1所述的半导体存储器件，其特征在于，所述金属材料是以铝为基础的材料。
9．如权利要求8所述的半导体存储器件，其特征在于，所述以铝为基础的材料是从由铜含量为0.5％的AlCu、硅含量为1％且铜含量为0.5％的AlSiCu、以及硅含量为1％的AlSi所组成的一组材料中选择出来的。
全文摘要
本发明公开了一种半导体存储器件,它含有多个子位线12a和12b,多个存储单元晶体管13a至13h连接于多个子位线12a和12b,所述子位线被有选择地连接于一根主位线11a,子、主位线由金属材料制成。
文档编号G11C7/18GK1230027SQ9910306
公开日1999年9月29日 申请日期1999年3月19日 优先权日1998年3月19日
发明者天内正和, 小畑弘之, 奥悟, 加藤一明, 金子真辉 申请人:日本电气株式会社