12] 在本发明的一个实施例中，所述数据读出电路包括：数据提取电路，所述数据提取 电路与所述两个存储单元阵列相连，用于选中所述两个存储单元阵列中相同地址处的存储 单元中的存储信息；逻辑电路，所述逻辑电路与所述数据提取电路相连，用于判断所述两个 存储单元的存储信息是否相同；输出电路，所述输出电路与所述逻辑电路相连，其中，当所 述两个存储单元的存储信息不相同时，所述输出电路输出"〇"，当所述两个存储单元的存储 信息相同时，所述输出电路输出此相同的存储信息。
[0013] 本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变 得明显，或通过本发明的实践了解到。
【附图说明】
[0014] 本发明的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变 得明显和容易理解，其中：
[0015] 图1为现有的六管SRAM存储单元的示意图。
[0016] 图2是现有的三模冗余加固方法的原理示意图。
[0017] 图3为本发明实施例的冗余结构随机访问存储器的结构示意图。
[0018] 图4为本发明实施例的冗余结构随机访问存储器中的数据读出电路的示意图。
[0019] 图5为本发明实施例的冗余结构随机访问存储器中的四管SRAM存储单元的示意 图。
[0020] 图6是本发明提出的二模冗余加固技术的原理示意图。
【具体实施方式】
[0021] 为使本领域技术人员更好地理解，申请人再对现有技术及其缺点做简要介绍。现 阶段，较为常用的加固技术是三模冗余加固技术，其属于电路设计加固技术。但是严格来说 三模冗余（Triple Modular Redundancy，TMR)属于体系结构级的加固。其抗SEU的机理如 图2所示。其设计思想是：增加两个冗余存储单元，然后将三个存储器的输出送到多数表决 电路，表决后的结果作为最终输出结果。多数表决电路的工作真值表如表所示，从表1中可 以看出，如果三个存储器中某一个存储器的数据发生翻转，通过表决电路投票表决以后即 可将错误数据屏蔽掉。
[0022] 表1 TMR加固表决电路真值表
[0023]
【主权项】
1. 一种冗余结构随机访问存储器，其特征在于，包括：两个相同的存储单元阵列、一个 数据写入电路和一个数据读出电路， 其中，所述两个相同的存储单元阵列具有相同的阵列架构，并且阵列中相同地址处的 存储单元具有相同的初始存储信息， 其中，所述数据写入电路用于将同一个数据同时写入所述两个相同存储阵列中相同地 址处的存储单元， 其中，所述数据读出电路用于选中所述两个存储单元阵列中相同地址处的存储单元中 的存储信息，当所述两个存储单元的存储信息不相同时，所述数据读出电路输出"0"，当所 述两个存储单元的存储信息相同时，所述数据读出电路输出此相同的存储信息。
2. 如权利要求1所述的冗余结构随机访问存储器，其特征在于，所述两个相同的存储 单元阵列均由四管SRAM存储单元构成，所述四管SRAM存储单元包括：第一 NMOS管、第二 NMOS管、第一 PMOS管和第二PMOS管，其中，所述第一 NMOS管的栅极连接写字线，所述第一 NMOS管的衬底连接GND，所述第一 NMOS管的漏极连接第一位线，所述第二NMOS管的衬底与 GND相连，所述第二NMOS管的源极连接VSSI，所述第二PMOS管的衬底与VDD相连，所述第 二PMOS管的源极连接VDDI，所述第一 PMOS管的栅极连接读字线，所述第一 PMOS管的衬底 连接VDD，所述第一 PMOS管的漏连接第二位线，所述第一 NMOS管的源极、所述第二NMOS管 的栅极、所述第二PMOS管的漏极=者于第一存储节点相互连接，所述第一 PMOS管的漏极、 所述第二NMOS管的漏极、所述第二PMOS管的栅极=者于第二存储节点相互连接。
3. 如权利要求2所述的冗余结构随机访问存储器，其特征在于，其中，所述第一 NMOS 管的阔值小于所述第二NMOS管的阔值，所述第一 PMOS管的阔值小于所述第二PMOS管的阔 值。
4. 如权利要求2所述的冗余结构随机访问存储器，其特征在于，所述VSSI为大于等于 GND且小于VDD/2的内部地电压，所述VDDI为小于等于VDD且大于VDD/2的内部电源电压。
5. 如权利要求1所述的冗余结构随机访问存储器，其特征在于，所述数据读出电路包 括： 数据提取电路，所述数据提取电路与所述两个存储单元阵列相连，用于选中所述两个 存储单元阵列中相同地址处的存储单元中的存储信息； 逻辑电路，所述逻辑电路与所述数据提取电路相连，用于判断所述两个存储单元的存 储信息是否相同； 输出电路，所述输出电路与所述逻辑电路相连，其中，当所述两个存储单元的存储信息 不相同时，所述输出电路输出"0"，当所述两个存储单元的存储信息相同时，所述输出电路 输出此相同的存储信息。
【专利摘要】本发明公开了一种冗余结构随机访问存储器，包括：两个相同的存储单元阵列、一个数据写入电路和一个数据读出电路，其中，两个相同的存储单元阵列具有相同的阵列架构，并且阵列中相同地址处的存储单元具有相同的初始存储信息，其中，数据写入电路用于将同一个数据同时写入两个相同存储阵列中相同地址处的存储单元，其中，数据读出电路用于选中两个存储单元阵列中相同地址处的存储单元中的存储信息，当两个存储单元的存储信息不相同时，数据读出电路输出“0”，当两个存储单元的存储信息相同时，数据读出电路输出此相同的存储信息。本发明具有硬件面积小、复杂度小、数据存储稳定可靠等优点。
【IPC分类】G11C11-413
【公开号】CN104637530
【申请号】CN201410729870
【发明人】潘立阳, 洪新红, 伍冬
【申请人】清华大学, 清华大学深圳研究生院
【公开日】2015年5月20日
【申请日】2014年12月4日