一种冗余结构随机访问存储器的制造方法
【技术领域】
[0001] 本发明属于存储器设计技术领域，具体涉及一种冗余结构随机访问存储器。
【背景技术】
[0002] 随着核能技术和空间技术的发展，越来越多的电子设备需要应用于各种辐射环境 中。随着空间应用对系统性能要求的提高、器件特征尺寸的减小以及工艺的进步，半导体器 件对空间福射的敏感度增加，其受到单粒子效应（Single Event Effect，SEE)的影响迅速 扩大。对于静态随机存取存储器（Static Random Access Memory，SRAM)，其广泛应用于各 种军事及空间系统中。然而SRAM单元的双稳态电路结构对单粒子翻转效应尤其敏感，将造 成存储数据出错和指令程序紊乱，严重时将导致整个空间系统的失效，所以需要对SRAM存 储器进行加固。
[0003] 单粒子翻转（Single Event Upset，SEU)是指单个粒子入射器件讲区或栅电容区， 在其电离轨迹中产生的电子空穴对，其电子由正电压区收集，空穴流向相反的低电位方向； 若阱区（或栅电容）已经被电子填充，不会发生状态变化；反之，则会有SEU产生的电子部 分地填充，若收集到足够多的电子，则会发生状态变化。
[0004] 对于已有的标准6管CMOS SRAM单元，如图1所示，一般来说，处于关断状态的MOS 管漏区反偏PN结的耗尽层是单粒子翻转敏感区。假设Q = "1"，Qn = "0"，此时存储信息 "Γ'，Ν2、Ρ1管处于开启状态，而N1、P2处于关断状态。此时，有一高能粒子入射处于关断状 态的Nl管漏区，高能粒子引起的瞬态电流将Nl管漏极电位也就是Q点电位下拉至低电平， 但此时Pl管仍然处于开启状态。那么，电源VDDI对节点Q电容进行充电，存储单元处于非 稳态。与此同时，被瞬态单粒子电流下拉到低电平的Q点，使N2管关断、P2管开启，Qn节点 电位被上拉。升高的Qn节点进一步控制Nl管与Pl管，分别使其开启和关断，存储单元的 存储信息由"1"翻转为"0"。所以，当高能粒子入射SRAM单元敏感区时，如果恢复时间tr 小于反馈时间tf，则此高能粒子不会导致SEU ;如果恢复时间tr大于反馈时间tf，则该高 能粒子入射带来的瞬态电流造成SEU。
[0005] 目前对单粒子翻转进行加固的方法很多，包括电阻加固、工艺加固、系统纠错加固 以及电路设计加固。电阻加固由于需要增加电阻工艺、速度低、集成困难，而且在恶劣环境 下加固能力难以保证，所以在应用中受到很大的限制；工艺加固方法（如SOI工艺、外延 工艺等）通过降低灵敏节点的电荷收集量，可以有效地提高存储单元的抗单粒子翻转的能 力，但是其最大的缺点在于工艺成本高，且与现有主流CMOS工艺不兼容；系统纠错加固技 术可以从外围电路层面解决SRAM单元由于单粒子效应导致的错误，从而保证系统的正确 性，然而随着工艺线宽微缩到纳米尺度，SRAM单元面积的不断缩小，错误率急剧上升，导致 纠错电路开销增大，纠错刷新频率提高，存储器速度性能退化；电路设计加固一般运用"冗 余"和"恢复"两个思想设计复杂结构的存储单元，可以获得很好的抗辐射能力，现有常用存 储单元结构包括：6T2C、6T2C2R、8T、10T、12T、DICE等。但是传统电路设计加固方法的外部 电路设计相对复杂，存储单元尺寸较大，所以在〇. 18微米以上工艺节点并没有广泛应用。
【发明内容】
[0006] 本发明旨在至少解决现有技术中存在的单粒子翻转的技术问题。为此，本发明的 一个目的在于提出一种抗干扰能力强、结构简单的冗余结构随机访问存储器。
[0007] 有鉴于此，根据本发明实施例的冗余结构随机访问存储器，包括：两个相同的存储 单元阵列、一个数据写入电路和一个数据读出电路，其中，所述两个相同的存储单元阵列具 有相同的阵列架构，并且阵列中相同地址处的存储单元具有相同的初始存储信息，其中，所 述数据写入电路用于将同一个数据同时写入所述两个相同存储阵列中相同地址处的存储 单元，其中，所述数据读出电路用于选中所述两个存储单元阵列中相同地址处的存储单元 中的存储信息，当所述两个存储单元的存储信息不相同时，所述数据读出电路输出"〇"，当 所述两个存储单元的存储信息相同时，所述数据读出电路输出此相同的存储信息。
[0008] 根据本发明实施例的冗余结构随机访问存储器能可靠地实现抗单粒子翻转的目 的。而且相较其他加固技术，本发明除了能实现相同的速度以及较高的纠错能力外，还另外 具有单元面积小，外围电路设计更简单、工艺兼容性好等优势，有望在抗辐照存储器领域得 到广泛应用。
[0009] 在本发明的一个实施例中，所述两个相同的存储单元阵列均由四管SRAM存储单 元构成，所述四管SRAM存储单元包括：第一 NMOS管、第二NMOS管、第一 PMOS管和第二PMOS 管，其中，所述第一 NMOS管的栅极连接写字线，所述第一 NMOS管的衬底连接GND，所述第一 NMOS管的漏极连接第一位线，所述第二NMOS管的衬底与GND相连，所述第二NMOS管的源极 连接VSSI，所述第二PMOS管的衬底与VDD相连，所述第二PMOS管的源极连接VDDI，所述第 一 PMOS管的栅极连接读字线，所述第一 PMOS管的衬底连接VDD，所述第一 PMOS管的漏连 接第二位线，所述第一 NMOS管的源极、所述第二NMOS管的栅极、所述第二PMOS管的漏极三 者于第一存储节点相互连接，所述第一 PMOS管的漏极、所述第二NMOS管的漏极、所述第二 PMOS管的栅极三者于第二存储节点相互连接。
[0010] 在本发明的一个实施例中，其中，所述第一 NMOS管的阈值小于所述第二NMOS管的 阈值，所述第一 PMOS管的阈值小于所述第二PMOS管的阈值。
[0011] 在本发明的一个实施例中，所述VSSI为大于等于GND且小于VDD/2的内部地电 压，所述VDDI为小于等于VDD且大于VDD/2的内部电源电压。
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