Sram存储单元阵列、sram存储器及其控制方法
【技术领域】
[0001]本发明涉及集成电路技术领域，具体地，涉及一种SRAM存储单元阵列、具有该SRAM存储单元阵列的SRAM存储器及该SRAM存储器的控制方法。
【背景技术】
[0002]随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。SRAM (Static Random Access Memory,静态随机存取存储器)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。SRAM只要为其供电即可保存数据，无需不断对其进行刷新。
[0003]SRAM整体结构可以划分为存储单元阵列和外围电路两部分。在SRAM中，存储单元是最基本、最重要的组成部分。阵列内包含的存储单元的数量和存储单元的稳定性是影响SRAM性能的两个重要因素。存储单元的数量越多，存储能力越高，SRAM芯片的尺寸越大。
[0004]但是SRAM芯片的尺寸增大与消费者对于便携的要求相违背。目前提出一种6T结构SRAM，以减少每个存储单元中的晶体管的数量。但是在6T结构SRAM中，数据存储节点通过传输晶体管直接连接到位线上，在读的过程中，由于传输晶体管与下拉晶体管之间的分压作用会使存储节点的数据受到干扰，此外，存储节点的数据也很容易受到外部噪声的影响从而可能导致逻辑错误，影响存储单元的稳定性。而8T结构的双端SRAM存储单元尽管提高了存储单元的稳定性，但与6T结构的SRAM存储单元相比，其晶体管的数量增加，存储单元阵列的尺寸也相应增加，不利于集成电路集成度的提高和芯片尺寸的小型化。
[0005]因此，有必要提出一种SRAM存储单元阵列、具有该SRAM存储单元阵列的SRAM存储器及该SRAM存储器的控制方法，以解决现有技术中存在的问题。
【发明内容】
[0006]根据本发明的一个方面，提供一种SRAM存储单元阵列。所述SRAM存储单元阵列包括:多条沿行方向排列的字线、沿列方向排列的位线对以及多个位于所述字线和所述位线对之间的存储单元，所述位线对包括第一位线和第二位线；第一读晶体管和第二读晶体管；以及第一读位线和第二读位线，所述第一读位线和所述第二读位线分别通过所述第一读晶体管和所述第二读晶体管连接至所述第一位线和所述第二位线。
[0007]优选地，所述第一读晶体管和所述第二读晶体管的栅极分别连接至所述第一位线和所述第二位线；所述第一读晶体管和所述第二读晶体管的漏极分别连接至所述第一读位线和所述第二读位线；所述第一读晶体管和所述第二读晶体管的源极接地。
[0008]优选地，所述第一读晶体管和所述第二读晶体管为NMOS晶体管。
[0009]优选地，所述存储单元包括:第一反相器和第二反相器，所述第一反相器和所述第二反相器连接在第一节点与第二节点之间，其中所述第一反相器的输入端与所述第二反相器的输出端连接至所述第一节点，所述第一反相器的输出端与所述第二反相器的输入端连接至所述第二节点；以及第一传输晶体管和第二传输晶体管，所述第一传输晶体管和所述第二传输晶体管的源极分别与所述第一节点和所述第二节点连接，漏极分别与所述位线对连接，栅极分别与所述多个字线中的对应者连接。
[0010]优选地，所述第一反相器包括第一上拉PMOS晶体管和第一下拉NMOS晶体管，所述第二反相器包括第二上拉PMOS晶体管和第二下拉NMOS晶体管，其中所述第一上拉PMOS晶体管和所述第二上拉PMOS晶体管的源极与供电电压连接，且所述第一下拉NMOS晶体管和所述第二下拉NMOS晶体管的源极接地；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的漏极连接至所述第一节点，所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的漏极连接至所述第二节点；所述第一上拉PMOS晶体管和所述第一下拉NMOS晶体管的栅极连接至所述第二节点，且所述第二上拉PMOS晶体管和所述第二下拉NMOS晶体管的栅极连接至所述第一节点。
[0011]优选地，所述第一传输晶体管和所述第二传输晶体管为NMOS晶体管。
[0012]根据本发明的另一个方面，还提供一种SRAM存储器。所述SRAM存储器包括上述的SRAM存储单元阵列。
[0013]根据本发明的又一个方面，还提供一种基于上述的SRAM存储器的控制方法。所述控制方法包括:对所述多个存储单元中的选定者进行写操作时，将所述第一读位线和所述第二读位线设置为低电位，并将所述多个字线中与所述选定者对应的字线设置为高电位，外围电路传递到所述位线对上的信息作为输入；以及对所述多个存储单元中的选定者进行读操作时，不对所述位线对施加电压，将所述第一读位线对和所述第二读位线对设置为高电位，将所述多个字线中与所述选定者对应的字线设置为高电位，以通过所述第一读位线和所述第二读位线读取所述多个存储单元中的选定者中的信息。
[0014]根据本发明的SRAM存储单元阵列的读写操作分开，提高了静态噪声容限，进一步提高了存储单元的稳定性。仅用两个读晶体管(第一读晶体管和第二晶体管)作用于多个存储单元，减小了 SRAM存储单元阵列中晶体管的数量，从而减小了 SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。
[0015]在
【发明内容】
中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0016]以下结合附图，详细说明本发明的优点和特征。
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施方式及其描述，用来解释本发明的原理。在附图中，
[0018]图1为根据本发明一个实施例的SRAM存储单元阵列的示意图；以及
[0019]图2为根据本发明一个实施例的SRAM存储单元阵列中的存储单元的示意图。
【具体实施方式】
[0020]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0021]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。在附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。并且使用相同的附图标记表示相同的元件。
[0022]根据本发明的一个方面，提供一种SRAM存储单元阵列。如图1所示，SRAM存储单元阵列100包括:多条沿行方向排列的字线110、沿列方向排列的位线对、多个位于字线110和位线对120、130之间的存储单元140。这里仅对包含一列存储单元140的阵列进行描述。每个SRAM存储器中可以包含多列这样的存储单元阵列。多个这样的存储单元阵列可以沿着行方向排列或以其他方式排列。所述位线对包括第一位线120和第二位线130。存储单元140的数量对应于字线110的数量，字线110的电位可以设置为高电位或低电位，用于选择相对应的存储单元140，控制相应的存储单元140的开启与关闭。例如，在根据本发明的一个实施例中，字线110中的一条可以设置为高电位，其他字线110可以设置为低电位，与高电位的字线110对应的存储单元140处于开启状态，可以进行写入与读出操作。而其他的存储单元140则处于关闭状态，不能对其进行写入与读出操作。第一位线120和第二位线130可以接收外围电路(未示出)传递的电压作为输入，从而将信息写入存储单元140中。
[0023]此外，SRAM存储单元阵列还包括:第一读晶体管150、第二读晶体管160、第一读位线170以及第二读位线180。其中，第一读位线170和第二读位线180分别通过第一读晶体管150和第二读晶体管160连接至第一位线120和第二位线130。可以理解，此时第一读位线170和第二读位线180通过两个晶体管(第一读晶体管150和第二读晶体管160)还连接至多个存储单元140。因此，仅通过两个晶体管就可以实现多个存储单元140的读操作，可以减少SRAM存储单元阵列的晶体管数量，从而可以减小SRAM存储单元阵列的尺寸，进而缩小SRAM芯片的尺寸。例如，在需要进行读操作时，位线对(第一位线120和第二位线130)上不施加电压，此时第一位线120和第二位线130作为导线分别将第一读位线170和第二读位线180与选定的存储单元140连接，以在第一读晶体管150和第二读晶体管160导通时对选定的存储单元140进行读操作。
[0024]优选地，第一读晶体管150和第二读晶体管160的栅极分别连接至第一位线120和第二位线130 ;第一读晶体管150和第二读晶体管160的漏极分别连接至第一读位线170和第二读位线180 ;第一读晶体管150和第二读晶体管160的源极接地。在此种连接方式中，与第一位线120和第二位线130连接的是晶体管的栅极，也即在进行读操作时，与存储单元140连接的是晶体管的栅极，因此第一读位线170和第二读位线180上的电压波动和外部噪声不会对存储单元产生影响，因为增加了读噪声容限，提高了存储单元的稳定性。
[0025]优选地，