半导体器件的制作方法
【专利说明】半导体器件
[0001]相关申请的交叉引用
[0002]通过引用将包括说明书、附图以及摘要的于2013年11月7日提交的日本专利申请N0.2013-231020的全部内容整体合并在此。
技术领域
[0003]本发明涉及一种半导体器件。更加具体地，本发明涉及一种包括数据选通信号接收电路的半导体器件。
【背景技术】
[0004]在现有技术中，已经有已知技术，该已知技术从DRAM读出之后，防止带来从DRAM输出的数据选通信号的高阻抗(中间电平)状态。
[0005]例如，日本未经审查的专利公开N0.2008-103013描述其中存储器读取控制电路输入与来自于存储器的数据的读取有关的读取请求信号和与读取请求有关的突发长度信息信号的数据选通接收机。当读取请求信号变成有效的时，存储器读取控制电路控制上拉电路以上拉数据选通信号DQS。在检测数据选通信号DQS从高电平到低电平的转变之后，存储器读取控制电路将掩蔽信号设置为去掩蔽状态。在基于突发长度信息信号确定数据选通信号已经重复预定的转变之后存储器读取控制电路将掩蔽信号设置为掩蔽状态。继重复的转变之后，数据选通信号DQS的后导被启动。在后导时段的结束，存储器读取控制电路将数据选通信号DQS上拉到高电平。
【发明内容】
[0006]然而，在上面引用的专利公开中描述的数据选通接收器仅接收单数据选通信号DQS并且被设计成防止带来仅一个数据选通信号的高阻抗状态。
[0007]同时，存在接收补充数据选通信号DQS和DQSB的数据选通接收器。通过检测在接收到的信号DQS和DQSB之间的差，这种类型的数据选通接收器能够减少被叠加在信号DQS和DQSB上的噪声。问题是，在上面引用的专利公开中描述的方法不能够被应用于接收补充数据选通信号DQS和DQSB的此数据选通接收器。这是因为接收补充数据选通信号的数据选通接收器将其间的差上拉到高阻抗状态，然而上述专利公开的方法不能够防止带来这样广生的尚阻抗状态。
[0008]根据本发明的一个实施例，提供一种数据选通接收电路，其包括第一和第二比较器电路。第一比较器电路在将输入端子耦合到端子电位之后并且从前导的开始之前起输出数据选通信号和反相数据选通信号之间的差。第二比较器电路将数据选通信号或者反相数据选通信号的电平与基准电压进行比较并且将表示比较结果的信号输出到控制电路。数据选通接收电路进一步包括门电路和控制电路。门电路使用掩蔽信号掩蔽第一比较器电路的输出信号。控制电路基于从第二比较器电路输出的信号识别前导的开始时刻，在前导的开始之前将掩蔽信号设置为掩蔽状态，并且从前导的开始时刻起将掩蔽信号设置为去掩蔽状??τ O
[0009]因此根据在上面概述的本发明的一个实施例，能够防止带来在信号DQS和DQSB之间的差的高阻抗状态。
【附图说明】
[0010]在阅读下面的描述和附图之后本发明的更进一步的目的和优点将会变得显而易见，其中:
[0011]图1是示出作为本发明的第一实施例的半导体器件的结构的图；
[0012]图2是第一实施例中的当从DDR-SDRAM中读取数据时生效的时序图；
[0013]图3是示出作为本发明的第二实施例的半导体器件的结构的图；
[0014]图4是示出第二实施例中的DDR-PHY的结构的图；
[0015]图5是示出第二实施例中的DQS-1O的结构的图；
[0016]图6是第二实施例中的当从DDR-SDRAM中读取数据时生效的时序图；
[0017]图7是解释在DQS/DQSB前导的启动之后如何将ODT使能信号DQS_ODTE激活到高电平的图；
[0018]图8是示出在本发明的第三实施例中的DDR-PHY的结构的图；
[0019]图9是示出在第三实施例中的DQS-1O的结构的图；以及
[0020]图10是在第三实施例中的当从DDR-SDRAM读取数据时生效的时序图。
【具体实施方式】
[0021]下面参考附图描述本发明的一些优选实施例。
[0022]第一实施例
[0023]图1是示出作为本发明的第一实施例的半导体器件101的结构的图。
[0024]参考图1，半导体器件101包括DQS接收电路102。DQS接收电路102包括输入端子81、输入端子82、终端电路103、第一比较器电路104、门电路105、控制电路106以及第二比较器电路107。
[0025]输入端子81接收从存储器输出的数据选通信号DQS。输入端子82接收从存储器输出的反相数据选通信号DQSB。
[0026]从终端电路103在从DQS/DQSB前导的启动时刻之前起将输入端子81和82耦合到端子电位。
[0027]在将输入端子81和82耦合到端子电位之后并且在DQS/DQSB前导的启动时刻之前，第一比较器电路104输出表示在数据选通信号DQS与反相数据选通信号DQSB之间的差的DQS输入信号DQSIN。
[0028]第二比较器电路107将数据选通信号DQS或者反相数据选通信号DQSB的电平与基准电压Vref进行比较，并且输出表示比较结果的ODT (片内端接)状态检测信号ODT_DET0
[0029]门电路105使用处于掩蔽状态中的DQS掩蔽信号EW掩蔽从第一比较器电路104输出的DQS输入信号DQSIN。
[0030]基于从第二比较器电路107输出的ODT状态检测信号ODT_DET，控制电路106识别DQS/DQSB前导的启动时刻并且相应地控制DQS掩蔽信号EW的电平变化。在DQS/DQSB前导的启动之前，控制电路106将DQS掩蔽信号EW设置为掩蔽状态。从DQS/DQSB前导的启动时刻起，控制电路106将DQS掩蔽信号EW设置为去掩蔽状态。
[0031]图2是第一实施例中的当从DDR-SDRAM 6读取数据时生效的时序图。
[0032]DQS/DQSB前导是在信号开始跳转之前补充数据选通信号DQS和DQSB分别地变成低和高的部分。DQS/DQSB后导是在它们停止跳转之后补充数据选通信号DQS和DQSB分别地变成低和高的部分。
[0033]因为终端电路103将输入端子81和82耦合到端子电位使得输入端子81和82被上拉，在DQS/DQSB前导的启动之前并且在DQS/DQSB后导的结束从第一比较器电路104输出的DQS输入信号DQSIN采用不确定值。
[0034]在DQS/DQSB前导的启动之前，控制电路106将DQS掩蔽信号EW设置为低电平掩蔽状态。这使门电路105使用处于掩蔽状态中的DQS掩蔽信号EW (低电平)掩蔽不确定值的DQS输入信号DQSIN。
[0035]在DQS/DQSB前导的启动时刻，控制电路106将DQS掩蔽信号EW设置为高电平去掩蔽状态。这使门电路105没有使用DQS掩蔽信号EW掩蔽DQS输入信号DQSIN。
[0036]在DQS/DQSB后导的结束时，从第一比较器电路104输出的DQS输入信号DQSIN再次采用不确定值。在DQS/DQSB后导的结束时刻，控制电路106将DQS掩蔽信号EW设置为低电平掩蔽状态。这使门电路105使用处于掩蔽状态中的DQS掩蔽信号EW (低电平)掩蔽不确定值的DQS输入信号DQSIN。
[0037]根据上述第一实施例，能够防止接收补充数据选通信号的数据选通接收器在前导之前带来信号DQS和DQSB之间的差的高阻抗状态。
[0038]第二实施例
[0039]图3是示出作为本发明的第二实施例的半导体器件500的结构的图。
[0040]半导体器件500包括DDR-SDRAM(双数据速率同步动态随机存取存储器)6、DDR-PHY (DDR物理接口)2、DDR存储器控制器3、系统总线4、CPU (中央处理单元)I以及系统寄存器5。
[0041]LSI (大规模集成电路)7和DDR-SDRAM 6被安装在印制电路板70上。LSI 7包括DDR-PHY 2和DDR存储器控制器3。
[0042]提供作为在DDR-PHY 2和DDR-SDRAM 6之间的接口信号的时钟信号CLK、命令信号、地址信号、数据信号DQ以及补充数据选通信号DQS和DQSB。
[0043]在同步时钟信号的上升和下降沿两者处，DDR-SDRAM