6输出数据(读取)和输入数据(写入)。
[0044]DDR-PHY 2将来自于DDR存储器控制器3的并行数据转换成串行数据并且将该数据发送到DDR-SDRAM 6。DDR-PHY 2也将来自于DDR-SDRAM 6的串行数据转换成并行数据并且将该数据发送到DDR存储器控制器3。
[0045]DDR存储器控制器3控制DDR-SDRAM 6。系统总线6是将CPUl耦合到DDR存储器控制器3的总线。
[0046]CPU I在核心时钟信号C_CLK上操作。CPU I命令来自DDR-SDRAM 6的数据的读取和到该DDR-SDRAM 6的数据的写入。
[0047]系统寄存器5保存代表在DDR-SDRAM 6和DDR-PHY 2之间的阻抗的大小的阻抗信息。
[0048]图4是示出在第二实施例中的DDR-PHY 2的结构的图。DDR-PHY2包括DQ接收电路92和DQS接收电路91。
[0049]DQ接收电路92包括DQ-1O 11、延迟电路16、第一上升沿捕获触发器34、第一下降沿捕获触发器35、上升沿读取FIFO 36、下降沿读取FIFO 37、选择器38以及触发器39。DQS接收电路91包括输入端子81、输入端子82、DQS-1O 12、DQS门电路23、读取控制逻辑15、基准电压控制电路14、基准电压生成电路13、EW开路控制电路24、逆变器17、DLL (延迟锁相环)电路18以及DLL电路19。
[0050]DQ-1O 11包括差动接收器电路20。差动接收器电路20将数据信号DQ与基准电压Vr进行比较。
[0051]延迟电路16延迟差动接收器电路20的输出。第一上升沿捕获触发器34在从DLL电路18输出的第一校正数据选通信号dqs90的上升沿处锁存来自延迟电路16的输出。第一下降沿捕获触发器35在从DLL电路19输出的第二校正数据选通信号dqs270的上升沿处锁存来自延迟电路16的输出。
[0052]上升沿读取FIFO 36基于先进先出保存第一上升沿捕获触发器34的输出。下降沿读取FIFO 37基于先进先出保存第一下降沿捕获触发器35的输出。
[0053]选择器38交替地选择上升沿读取FIFO 36的输出或者下降沿读取FIFO 37的输出。
[0054]触发器39将选择器38的输出作为读取数据RD转发给DDR存储器控制器3。
[0055]读取控制逻辑15根据从CPU I发送的从DDR-SDRAM 6读取数据的指令控制从DDR-SDRAM 6的数据的读取。读取控制逻辑15将关闭信号(掩蔽使能信号)Close输出到DQS门电路23并且将开路信号(去掩蔽使能信号)Open输出到开路控制电路。读取控制逻辑15也将ODT使能信号DQS_0DTE输出到DQS-1O 12并且将DQS输入使能信号DQS_IE输出到DQS-1O 12并且输出到EW开路控制电路24。与CPUl —样，读取控制逻辑15在核心时钟信号C_CLK上操作。
[0056]基准电压控制电路14基于从系统寄存器5发送的阻抗信息确定基准电压Vref的大小。
[0057]基准电压生成电路13输出通过基准电压控制电路14已经确定其大小的基准电压Vref0
[0058]输入端子81接收从DDR-SDRAM6输出的数据选通信号DQS。输入端子82接收从DDR-SDRAM 6输出的反相数据选通信号DQSB。
[0059]在从DDR-SDRAM 6读出之后，DQS-1O 12基于从DDR-SDRAM6输出的补充数据选通信号DQS和DQSB、基准电压Vref、DQS输入使能信号DQS_IE以及ODT使能信号DQS_0DTE输出DQS输入信号DQSIN和ODT状态检测信号0DT_DET。
[0060]图5是示出在第二实施例中的DQS-1O 12的结构的图。DQS-1O 12包括差动接收器电路21、单接收器电路22、以及终端电路53。终端电路53用来抑制信号反射，并且包括开关SWl和SW2与被耦合到承载电源电压VCCQ(例如，1.5V)的VCCQ端子的电阻Rl和R2。
[0061]开关SWl和寄存器Rl被插入地位于VCCQ端子和输入端子82之间。开关SW2和电阻R2被插入地位于VCCQ端子和输入端子81之间。通过从读取控制逻辑15发送的ODT使能信号DQS_0DTE控制开关SWl和SW2。当在ODT有效时段期间将ODT使能信号DQS_0DTE激活到高电平时，开关SWl和SW2被接通。通过被接通的开关SWl和SW2，输入端子81和82的电压被上拉到电源电压VCCQ。
[0062]结果，即使DDR-SDRAM 6在数据读出之后将数据选通信号DQS驱动到低电平，DDR-PHY 2的VCCQ端子保持有效，使得数据选通信号DQS没有下降至0V。这阻止诸如AND电路的CMOS逻辑门检测数据选通信号DQS的电平。在第二实施例中，单接收器电路22被用于在大小上比较数据选通信号DQS与基准电压Vref使得检测数据选通信号DQS的电平。
[0063]当DQS输入使能信号DQS_IE处于高电平时，差动接收器电路21产生表示在输入端子81和82之间的电压差的DQS输入信号DQSIN。当DQS输入使能信号DQS_IE处于低电平时差动接收器电路21输出低电平。
[0064]单接收器电路22比较输入端子81的电压与基准电压Vref以找到其间的不同，并且相应地输出ODT状态检测信号0DT_DET。
[0065]DQS门电路23基于从DQS-1O 12输出的DQS输入信号DQSIN、从EW开路控制短路24输出的EW开路信号(非掩蔽指令信号)以及从读取控制逻辑15输出的关闭信号(掩蔽使能信号)Close产生DQS掩蔽信号EW(使能窗口)。假定被产生的DQS掩蔽信号EW和DQS输入信号DQSIN，DQS门电路23将门DQS信号gated_DQSB作为被掩蔽的DQS信号输出。
[0066]DQS门电路23包括NAND电路25和掩蔽信号生成单元69。NAND电路25输出作为DQS输入信号DQSIN和DQS掩蔽信号EW的NAND的门DQS信号gated_DQSB。当DQS掩蔽信号EW是处于高电平(去掩蔽状态)时门DQS信号gated_DQSB变成反相数据选通信号DQS。当DQS掩蔽信号EW是处于低电平(掩蔽状态)时，门DQS信号gated_DQSB是处于高电平，不论数据选通信号DQS如何。
[0067]掩蔽信号生成电路69基于来自EW开路控制电路24的被激活的EW开路信号EW_open(去掩蔽指令信号)将DQS掩蔽信号设置为去掩蔽状态。掩蔽信号生成单元69基于来自读取控制逻辑15的被激活的关闭信号Close (掩蔽使能信号)进一步将DQS掩蔽信号EW设置为掩蔽状态。
[0068]掩蔽信号生成单元69包括控制逻辑26和装备连接板端子的D型触发器27。控制逻辑26是由一个或者多个逻辑电路组成并且需要时安装。
[0069]被附接到D型触发器27的连接板端子SB接收EW开路信号EW_open。触发器27的数据输入端子接收反过来接收关闭信号Close的控制逻辑26的输出。触发器27的时钟端子接收从NAND电路25输出的门信号gated_DQSB。触发器27的输出端子输出DQS掩蔽信号EW。
[0070]EW开路控制电路24基于从DQS-1O 12输出的ODT状态检测信号0DT_DET、从读取控制逻辑15输出的DQS输入使能信号DQS_IE以及从读取控制逻辑15输出的被激活的开路信号Open (去掩蔽使能信号)输出EW开路信号EW_open以激活DQS掩蔽信号EW。
[0071 ] Eff开路控制电路24识别作为DQS/DQSB前导的开始时刻的时刻，在该时刻来自于DQS-1O 12的ODT状态检测信号0DT_DET第一次从高电平变成低电平，并且在被这样识别的时刻处将EW开路信号EW_open设置为低电平。
[0072]Eff开路控制电路24包括选择器28和29、装备连接板端子的D型触发器31以及控制逻辑30。控制逻辑30是由一个或者多个逻辑电力组成并且需要时被安装。
[0073]第一级中的选择器28从读取控制逻辑15接收作为选择信号的DQS输入使能信号DQS_IE。选择器28接收从DQS-1O 12输出的ODT状态检测信号0DT_DET和被固定到高电平的“I”(Γ bl)(即，一个二进制数)。选择器28输出OD