T状态检测信号Sel_0DT_DET。
[0074]被附接到D型触发器31的连接板端子SB接收DQS输入使能信号DQS_IE。触发器31的数据输入端子接收反过来接收开路信号Open的控制逻辑30的输出。触发器31的时钟端子接收从选择器28输出的ODT状态检测信号Sel_0DT_DET。触发器31的输出端子输出门信号 EW_open_gate。
[0075]第二级中的选择器29接收从触发器31输出的门信号EW_open_gate作为选择信号。第二级选择器29也接收被固定到高电平(l’bl)的“I”和从选择器28输出的ODT状态检测信号Sel_0DT_DET。选择器29输出EW开路信号EW_open。
[0076]逆变器17反转门DQS信号gated_DQSB。DLL 18输出第一校正数据选通信号dqs90、通过让逆变器17的输出(即，在逻辑上被反转的门DQS信号gated_DQSB)在相位上延迟了 90度的信号。第一校正数据选通信号dqs90是相对于数据选通信号DQS在相位上被延迟了 90的信号。
[0077]DLL 19输出第二校正数据选通信号dqs270、通过让门DQS信号gated_DQSB在相位上被延迟了 90度而获得的信号。第二校正数据选通信号dqs270是相对于数据选通信号DQS在相位上被延迟了 270度的信号。
[0078](操作)
[0079]图6是在第二实施例中的当从DDR-SDRAM 6中读取数据时生效的时序图。
[0080]首先，在读出的开始(I)，从DDR-SDRAM 6输出的补充数据选通信号DQS和DQSB的电平是不确定的。在初始状态下从读取控制逻辑15输出的DQS输入使能信号DQS_IE和ODT使能信号DQS_0DTE是处于低电平处。在初始状态下开路信号Open (去掩蔽使能信号)和关闭信号Close (掩蔽使能信号)是处于高电平处。
[0081]因为DQS输入使能信号DQS_IE处于低电平，所以在EW开路控制电路24中的第一级选择器28输出固定值(高电平)并且使触发器31进入设定状态。结果，ODT状态检测信号Sel_0DT_DET、门信号EW_open_gate以及EW开路信号EW_open被设置为高电平。
[0082]接下来，在DQS/DQSB前导时段的(2)开启之前，读取控制逻辑15将ODT使能信号DQS_0DTE激活到高电平。这接通终端电路53中的开关SWl和SW2并且上拉输入端子81和82使得输入补充数据选通信号DQS和DQSB各自被设置为高电平(通过(A)指示)。这时，DQS输入使能信号DQS_IE是处于低电平，使得从差动接收器电路21输出的DQS输入信号DQSIN在低电平处保持未被改变。并且因为DQS-1012中的开关SWl和SW2被接通，所以从单接收器电路22输出的ODT状态检测信号0DT_DET变成高电平。因为DQS输入信号DQSIN处于低电平，所以关闭信号Close处于高电平，并且EW开路信号EW_open是处于高电平，DQS门电路23中的门DQSB信号gated_DQSB被设置为高电平并且DQS掩蔽信号EW被设置为低电平。
[0083]然后在DQS/DQSB前导时段之前的时间点(3)并且在时间点(2)之后，读取控制逻辑15将DQS输入使能信号DQS_IE激活到高电平。通过被激活到高电平的DQS输入使能信号DQS_IE，差动接收器电路21执行差分输出。两种信号被输入到差动接收器电路21:来自于输入端子81并且被上拉到高电平的数据选通信号DQSB，和来自于输入端子82并且被上拉到高电平的反相数据选通信号DQSB。信号输入使从差动接收器电路21输出的DQS输入信号DQSIN变成不确定的(通过(C)指示)。这时，DQS掩蔽信号EW保持在低电平，使得DQS门电路23中的NAND电路25在高电平处输出门DQSB信号gated_DQSB，即使DQS输入信号DQSIN是不确定的。这允许DQS输入信号DQSIN的不确定值被掩蔽。当DQS输入使能信号DQS_IE变成高电平时，EW开路控制电路24中的第一级选择器28输出ODT状态检测信号0DT_DET (高电平)作为ODT状态检测信号Sel_0DT_DET (高电平)。而且在时间点(3)，读取控制逻辑15将开路信号Open激活到低电平。即，去掩蔽使能信号(低电平开路信号Open)被输出。
[0084]接下来，在时间点(4)，DQS/DQSB前导时段被开启。即，DDR-SDRAM 6分别将补充数据选通信号DQS/DQSB驱动到低电平和高电平。这将从差动接收器电路21输出的DQS输入信号DQSIN设置为低电平。从单接收器电路22输出的ODT状态检测信号0DT_DET变成低电平。通过变成低电平的ODT状态检测信号0DT_DET，从EW开路控制电路24中的第一级选择器28输出的ODT状态检测信号Sel_0DT_DET变成低电平，因为DQS输入使能信号DQS_IE处于高电平。从EW开路控制电路24中的触发器31输出的门信号EW_open_gate保持在高电平，并且从第二级选择器29输出的EW开路信号EW_open被激活到低电平。即，去掩蔽指令信号(低电平EW开路信号EW_open)被输出。当EW开路信号EW_open变成低电平时，DQS门电路23中的触发器27进入设定状态。因为关闭信号Close处于高电平，所以从触发器27输出的DQS掩蔽信号变成高电平。通过处于高电平的DQS掩蔽信号EW，DQS门电路23中的NAND电路25输出是反相DQS输入信号DQSIN的门DQSB信号gated_DQSB。这使DQS输入信号DQSIN被去掩蔽。
[0085]接下来，在时间点(5)，DQS/DQSB前导时段结束并且DQS跳转时段开启。即，数据选通信号DQS变成高电平并且反相数据选通信号DQSB变成低电平。这使从差动接收器电路21输出的DQS输入信号DQSIN变成高电平。从单接收器电路22输出的ODT状态检测信号0DT_DET也变成高电平。通过变成高电平的ODT状态检测信号0DT_DET，0DT状态检测信号Sel_0DT_DET变成高电平。因为开路信号Open被设置为低电平，所以从触发器31输出的门信号EW_open_gate变成低电平。结果，第二级选择器29选择被固定的高电平，使得EW开路信号EW_open变成高电平。当EW开路信号EW_open变成高电平时，DQS门电路23中的触发器27的设置状态被取消。
[0086]读取控制逻辑15响应于读取请求控制从DDR-SDRAM 6中输出的数据信号DQ的数目。即，读取控制逻辑15基于突发长度控制关闭信号Close的电平。具体地，当在读取指令的接收之后检测门DQS信号gated_DQSB的第(突发长度-1)个上升沿时，读取控制逻辑15将关闭信号Close激活到低电平(通过E指示)。因此掩蔽使能信号被输出。低电平关闭信号Close (掩蔽使能信号)被发送到DQS门电路23中的控制逻辑26。
[0087]然后在时间点(6)，DQS后导时段被启动。DDR-SDRAM 6分别将补充数据选通信号DQS和DQSB驱动到低电平和高电平。当门DQS信号gated_DQSB变高时，关闭信号Close被设置为低电平，这使从DQS门电路23中的触发器27输出的DQS掩蔽信号EW变成低电平。
[0088]然后在时间点(7)，DQS/DQSB后导时段结束。这时，终端电路53上拉输入端子81和82，使输入补充数据选通信号DQS和DQSB各自进入高电平(通过(B)指示)。两个信号被输入到差动接收器电路21:来自于输入端子81并且被上拉到高电平的数据选通信号DQS，和来自于输入端子82并且被上拉到高电平的反相数据选通信号DQSB。信号输入使从差动接收器电路21输出的DQS输入信号DQSIN变成不确定的(通过(D)指示)。这时，DQS掩蔽信号EW被设置为低电平，使得在DQS门电路23中的NAND电路25在高电平输出门DQSB信号gated_DQSB，即使DQS输入信号DQSIN是不确定的。这使DQS输入信号DQSIN的不确定值被掩蔽。
[0089]在上面解释的一系列的操作能够掩蔽在DQS/DQSB前导之前和在DQS/DQSB后导之后产生的DQS输入信号DQSIN的不确定值。
[0090](参考)
[0091]根据第二实施例，在DQS/DQSB前导被启动之前ODT使能信号DQS_0DTE被激活到高电平。这使输入端子81和82被上拉以将输入补充