管、列译码器和行译码器等连接在一起，并通过对列选通管、列译码器和行译码器等器件模块的控制完成对存储单元的选通移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。
【附图说明】
[0049]为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0050]图1现有的一种存储阵列的结构示意图；
[0051]图2为本发明实施例提供一种存储阵列的结构示意图；
[0052]图3为本发明实施例提供的存储阵列进行选通移位操作的示意图；
[0053]图4为本发明实施例提供的存储阵列进行写操作的示意图；
[0054]图5为本发明实施例提供的存储阵列进行读操作的示意图；
[0055]图6为本发明实施例提供一种存储器的结构示意图；
[0056]图7为本发明实施例提供的一种存储阵列控制方法的流程示意图。
【具体实施方式】
[0057]本发明实施例提供了一种存储阵列、存储器及存储阵列控制方法，用于减少整个存储阵列的功耗，同时也提升了存储容量。
[0058]为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
[0059]本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三” “第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0060]下面通过具体实施例，分别进行详细的说明。
[0061]请参考图2，图2为本发明实施例提供一种存储阵列的结构示意图，其中，所述存储阵列可包括:
[0062]两个以上存储单元200、与所述两个以上存储单元200连接的行译码器201、与所述两个以上存储单元200连接的第一列选通管202和第二列选通管203、与所述第一列选通管202和所述第二列选通管203连接的列译码器204 ;所述列译码器204分别控制第一列选通管202和第二列选通管203 ；
[0063]所述存储阵列还包括多个开关管，其中，所述多个开关管包括第一开关管B、第二开关管C和第三开关管D ;
[0064]所述存储单元200包括磁性轨道，所述磁性轨道包括第一存储区域21、第二存储区域22、以及设置于所述磁性轨道底部的读写装置23，所述第一存储区域21的顶部端口 20与阴极总线相连，所述第二存储区域22的顶部端口 30与阳极总线相连，其中，所述读写装置23包括第一端口 a和第二端口 b，所述第一存储区域21底部设置有第三端口 C，所述第二存储区域22底部设置有第四端口 d ；
[0065]对于一个所述存储单元200，所述第一端口 a与所述第二列选通管203相连，所述第二端口 b通过所述第一开关管B与所述行译码器201相连，所述第三端口 c通过所述第二开关管C连接至所述第一列选通管202和所述行译码器201，所述第四端口 d通过所述第三开关管D连接至所述第一列选通管202和所述行译码器201 ；
[0066]也就是说，如图2所示，所述存储阵列中的每一个存储单元200的第一端口 a均与第二列选通管203，每一个存储单元200的第二端口 b通过所述第一开关管B与所述行译码器201相连，每一个存储单元200的第三端口 c通过所述第二开关管C均与所述第一列选通管202和所述行译码器201相连，每一个存储单元200的第四端口 d通过所述第三开关管D也均与第一列选通管202和所述行译码器201相连。
[0067]可以理解的是，所述存储单元200中的磁性轨道可以为U型磁性轨道，每个所述U型磁性轨道包括第一存储区域21和第二存储区域22、设置于所述U型磁性轨道底部的读写装置23，其中，所述读写装置23可以完成可读可写的功能。
[0068]另容易想到的是，所述存储单元200适用于U型存储单元中读写装置是一个集成的可读可写的读/写装置的存储单元，本发明对所述存储单元200的结构设置仅为举例说明，并不构成对本发明的限定。
[0069]通过对所述阴极总线、所述阳极总线以及所述行译码器201与第一列选通管202的控制，选通进行操作的存储单元200和输入使存储单元200中数据进行移位操作的移位信号;
[0070]通过对所述行译码器201与第二列选通管203的控制，选通进行操作的存储单元200的读写装置23和输入对存储单元200中数据进行读写操作的读写信号。
[0071]由上述可知，本发明实施例提供了一种存储阵列具有以下优点:所述存储阵列中的存储单元200采用列选通管(第一列选通管202和第二列选通管203)、列译码器204和行译码器201等连接在一起，并通过对列选通管、列译码器204和行译码器201等器件模块的控制完成对存储单元200的选通、移位和读写操作，减少整个存储阵列的功耗，同时也提升了存储容量。
[0072]进一步地，如图2所示存储阵列，该存储阵列还可以包括:
[0073]写驱动模块205 (以下可简称为WD)、放大模块206 (即为灵敏放大器，以下可简称为SA)、与所述写驱动模块205、放大模块206相连的缓存区207，其中，所述第二列选通管203与所述写驱动模块205和所述放大模块206相连。
[0074]优选地，如图2所示存储阵列，所述开关管可以具体为金属-氧化物-半导体(MOS7Metal Oxide Semiconductor)结构的晶体管,其中，所述第一开关管为第一晶体管B,所述第二开关管为第二晶体管C，所述第三开关管为第三晶体管D ；
[0075]如图2所示存储阵列，在本发明一些实施例中，对于每一个存储单元200，所述第二端口 b与所述第一晶体管B的源极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B漏极端连接至所述写驱动模块205，或者，所述第二端口 b与所述第一晶体管B的漏极端连接，所述第一晶体管B的栅极端与所述行译码器201连接，所述第一晶体管B的源极端连接至所述写驱动模块205。
[0076]如图2所示存储阵列，对于每一个存储单元200，所述第三端口 c与第二晶体管C的源极端连接，所述第二晶体管C的栅极端与所述行译码器201连接，所述第二晶体管C漏极端连接至所述第一列选通管202 ;所述第四端口 d与第三晶体管D的源极端连接，所述第三晶体管D的栅极端与所述行译码器201连接，所述第三晶体管D漏极端连接至所述第一列选通管202，或者，所述第三端口 c与第二晶体管C的漏极端连接，所述第二晶体管C的栅极端与所述行译码器201连接，所述第二晶体管C的源极端连接至所述第一列选通管202 ；所述第四端口 d与第三晶体管D的漏极端连接，所述第三晶体管D的栅极端与所述行译码器201连接，所述第三晶体管D源极端连接至所述第一列选通管202。
[0077]可以理解的是，由上述连接结构可知，所述第一列选通管202用于选中磁性轨道和灌入移位信号，所述第二列选通管用于203选中存储单元200中的读写装置23和灌入读写信号。
[0078]在本发明实施例中，所述写驱动模块205，用于向所述第一端口 a和所述第二端口b提供电压，使得所述第一端口 a上的电压与所述第二端口 b上的电压存在电压差，通过所述电压差向所述存储单元200写入正压差信号或负压差信号；
[0079]也就是说，将所述第一晶体管B漏极端(或源极端)连接至所述写驱动模块205的目的是使存储单元200的读写装置23的两个端口(第一端口 a和第二端口 b)均与写驱动模块205连接；例如,写驱动模块205向第一端口 a和第二端口 b提供的电压可以是:第一端口 a电压Va=Vhigh,第二端口 b电压Vb=GND,或者是第一端口 a电压Va=GND,第二端口 b电压Vb=Vhigh ;以使得第一端口 a与所述第二端口 b的电压差Va-Vb可以是+Vhigh,也可以是-Vhigh，通过这两种电压差可以对存储轨道写入不同的电平信号，S卩I和O。相反，若只有一个端口(如第一端口 a)连接写驱动模块205，而另一个端口(第二端口 b)恒接GND，则要求写驱动模块205可以产生两种电压=Vhigh和-Vhigh，这种电压产生电路很复杂，使得对W)的要求也更高。
[0080]在本发明实施例中，所述放大模块206，用于当所述存储单元200进行读操作时，对读出的电信号进行放大；
[0081]在本发明实施例中，所述缓存区207，用于当所述存储单元200进行读操作时，存储所述存储单元200中被读出的数据。
[0082]更进一步地，如图2所示，所述存储阵列还可以包括:
[0083]与所述第一列选通管202相连的读写控制模块208，所述读写控制模块208用于将所述使存储单元200中数据进行移位操作的移位信号输入所述第一列选通管202，以使所述第一列选通管202将所述移位信号输入至存储单元200。
[0084]与所述缓存区207相连的输入输出模块209,所述输入输出模块209用于将存储于所述缓存区207的数据进行输入输出。
[0085]另外，本发明实施例中仅以存储阵列中包含4个存储单元200为例，对存储阵列的结构和控制方法进行分析说明，但不构成对本发明的限定。
[0086]容易想到的是，图2中所示的第一晶体管B、第二晶体管C和第三晶体管D亦可替换为与之功能类似的晶体三极管，而替换的晶体三极管的各端口与其它器件的连接方式，与第一晶体管B、第二晶体管C和第三晶体管D类似，此处不再详述。
[0087]由上述可知，本发明实施例提供了一种存储阵列具有以下优点:所述