而第二存储节点QB电平为高电平，那么第二反位线BLB2会有微安级电流；假如第一存储节点Q电平为高电平而第二存储节点QB电平为低电平，那么第二反位线BLB2电流很小，主要为漏电流；灵敏放大器电路读取第二反位线BLB2上电流，可以识别出第一存储节点Q、第二存储节点QB所存的数据电平；
[0045]当双端口静态随机存储器单元进行空闲操作时，第三字线WL21和第四字线WL22都为拉低至低电平，第一存储节点Q和第二存储节点QB都不会被外界数据影响。
[0046]当第一存储节点Q电平为低电平(即是第二存储节点QB电平为高电平)，上拉管PU和下拉管ro构成单稳态锁存器并互锁成功，从而第一存储节点Q电平一直维持低电平而第二存储节点QB电平维持在高电平；没有电荷释放问题，故不存在数据刷新；而当第一存储节点Q电平为高电平(即是第二存储节点QB电平为低电平)，上拉管PU和下拉管ro将没有互锁成功，第一存储节点Q电容会慢慢释放电荷，从而使得第一存储节点Q电平降低；若第一存储节点Q电平较电源高电平低一个阈值电压，此时会引发上拉管PU和下拉管ro形成互锁，使得第一存储节点Q电平拉低至低电平而第二存储节点QB电平抬高至高电平；故此时需要在第一存储节点Q电平较电源高电平低一个阈值电压之前将其刷新至高电平，使其在下一个刷新周期时间之前保持高电平。
[0047]所以，在本实施例中，当所存数据为低电平(即是第一存储节点Q电平为低电平而第二存储节点QB电平为高电平)，其内部单稳态锁存结构已经形成互锁，故不需要刷新；而当所存数据为高电平(即是第一存储节点Q电平为高电平而第二存储节点QB电平为低电平)，其内部单稳态锁存结构互锁不成功，故需要刷新。
[0048]实施例二
[0049]本实施例还提供一种半刷新机制的双端口静态随机存储器单元，如图3所示，所述半刷新机制的双端口静态随机存储器单元至少包括:单稳态锁存器10及连接于所述单稳态锁存器10的传输门；其中，
[0050]所述单稳态锁存器10包括上拉管及下拉管。作为示例，所述上拉管为PMOS管，所述下拉管为NMOS管；所述上拉管记为PU，所述下拉管记为H)。
[0051]所述传输门受第一字线WL11、第二字线WL12、第三字线WL21及第四字线WL22控制，所述传输门包括第一获取管、第二获取管、第三获取管及第四获取管。作为示例，所述第一获取管、所述第二获取管、所述第三获取管及所述第四获取管均为NMOS管；所述第一获取管记为ACl，所述第二获取管记为AC2，所述第三获取管记为AC3，所述第四获取管记为AC4。
[0052]作为示例，对于所述第一字线WL11、第二字线WL12、第三字线WL21及第四字线WL22控制的传输门而言，所述第一获取管ACl的源极连接所述第三获取管AC3的源极及所述下拉管PD的栅极，并连接至所述上拉管的漏极，所述第一获取管ACl的漏极连接存储器单元的第一位线BL1，所述第一获取管ACl的栅极连接存储器单元的第一字线WLlI ;所述第二获取管AC2的源极连接所述第四获取管AC4的源极及所述上拉管的栅极，并连接至所述下拉管H)的漏极，所述第二获取管AC2的漏极连接存储器单元的第一反位线BLBl，所述第二获取管AC2的栅极连接存储器单元的第二字线WL12 ;所述第三获取管AC3的源极连接所述第一获取管ACl的源极及所述下拉管H)的栅极，并连接至所述上拉管的漏极，所述第三获取管AC3的漏极连接存储器单元的第二位线BL2，所述第三获取管AC3的栅极连接存储器单元的第三字线WL21 ;所述第四获取管AC4的源极连接所述第二获取管AC2的源极及所述上拉管PU的栅极，并连接至所述下拉管H)的漏极，所述第四获取管AC4的漏极连接至第二反位线BLB2，所述第四获取管AC4的栅极连接至第四字线WL22。
[0053]作为示例，对于所述单稳态锁相器10而言，所述上拉管的源极连接到高电平，所述上拉管PU的漏极连接所述下拉管ro的栅极，并连接至所述第一获取管ACi的源极及所述第三获取管AC3的源极，所述上拉管ro的栅极连接所述下拉管ro的漏极，并连接至所述第二获取管AC2的源极及所述第四获取管AC4的源极；所述下拉管ro的源极连接至低电平，所述下拉管ro的漏极连接所述上拉管的栅极，并连接至所述第二获取管AC2的源极及所述第四获取管AC4的源极，所述下拉管ro的栅极连接所述上拉管ro的漏极，并连接至所述第一获取管ACl的源极及所述第三获取管AC3的源极。
[0054]作为示例，所述上拉管ro的漏极连接所述下拉管ro的栅极并构成第一存储节点Q所述第一获取管ACl的源极及所述第三获取管AC3的源极连接至所述第一存储节点Q ;所述上拉管PU的栅极连接所述下拉管ro的漏极并构成第二存储节点QB，所述第二获取管AC2的源极及所述第四获取管AC4的源极连接至所述第二存储节点QB。
[0055]作为示例，所述下拉管H)的开启等效电阻小于所述第二获取管AC2及所述第四获取管AC4的开启等效电阻，即所述下拉管ro的尺寸大于所述第二获取管AC2及所述第四获取管AC4的尺寸，以增大双端口静态随机存储器单元写低电平数据能力；所述第一获取管ACl及所述第三获取管AC3的开启等效电阻小于所述上拉管的开启等效电阻，即假设所述第一获取管ACl及所述第三获取管AC3与所述上拉管的阈值电压值大小相同时，所述第一获取管ACl及所述第三获取管AC3的尺寸大于所述上拉管的尺寸，以增大双端口静态随机存储器单元写高电平数据能力。通过限制所述上拉管PU、下拉管PD、第一获取管AC1、第二获取管AC2、第三获取管AC3及第四获取管AC4之间的开启等效电阻的关系，可以有效地增强所述静态随机存储器单元的写稳定性能力。
[0056]作为示例，所述第一获取管ACl的尺寸与所述第三获取管AC3的尺寸严格匹配，所述第二获取管AC2的尺寸与所述获取管AC4的尺寸严格匹配，以增大双端口静态随机存储器单元的稳定性。本实施例只要求所述第一获取管ACl的尺寸与所述第三获取管AC3的尺寸严格匹配，所述第二获取管AC2的尺寸与所述获取管AC4的尺寸严格匹配，而对于所述上拉管PU与所述下拉管H)之间、所述第一获取管ACl与所述第二获取管AC2之间以及所述第三获取管AC3与所述第四获取管AC4之间不要求尺寸匹配；而传统的双端口静态随机存储器单元对所述第一获取管AC1、第二获取管AC2、第三获取管AC3及第四获取管AC4之间需要相互尺寸匹配，两个所述上拉管PU之间、两个下拉管H)之间也需要尺寸匹配；即本实施例的双端口静态随机存储器单元对晶体管之间的尺寸匹配要求降低，这样可以有利于减少先进工艺下由于双端口静态随机存储器单元内部晶体管尺寸失配而造成的电学性能下降的问题。
[0057]以下对本实施例中所述的双端口静态随机存储器单元的具体工作方式进行详细说明(由于第一字线WL11、第二字线WL12、第一位线BL1、第一反位线BLBl构成第一套读写控制信号与第三字线WL21、第四字线WL22、第二位线BL2、第二反位线BLB2构成第二套读写控制信号原理相同，以下以第二套读写控制信号原理进行叙述，故第一字线WLll和第二字线WL12已成低电平):
[0058]双端口静态随机存储器单元有四种工作操作:写“ O ”操作、写“ I”操作、读操作、空闲操作；
[0059]当双端口静态随机存储器单元进行写“O”操作时，选中相应单元后，对第二位线BL2进行拉低操作而对第二反位线BLB2进行抬高操作；再将第三字线WL21和第四字线WL22抬高至高电平，此时第三获取管AC3和第四获取管AC4慢慢导通；第三获取管AC3导通后，在第一存储节点Q和第三获取管AC3之间形成拉电流，从而将第一存储节点Q电平拉低至低电平；同时第四获取管AC4导通后，在第二存储节点QB和第四获取管AC4之间形成灌电流，从而将第二存储节点QB电平抬高至高电平；结果使得第一存储节点Q电平为低电平、第二存储节点QB电平为高电平，从而完成写“O”操作；
[0060]当双端口静态随机存储器单元进行写“I”操作时，选中相应单元后，对第二位线BL2进行抬高操作，使其电平抬高至高电平；再将第三字线WL21抬高至高电平、第四字线WL22拉低至低电平，此时第三获取管AC3慢慢导通而第四获取管