接第三PMOS管MP3的源端和第 八NMOS管MN8的漏端；第八NMOS管MN8的源端接地；第五PMOS管MP5的源端接第三PMOS 管MP3的漏端，栅端接第四PMOS管MP4和第八NMOS管MN8的漏端，漏端接地；第三PMOS管 MP3、第四PMOS管MP4以及第八NMOS管MN8的栅端接读出位线RBL。
[0038] 其中，第五PMOS管MP5是反馈管，用以加强反相器中的NMOS管；第三NMOS管MN3 是预放管，用以使读出位线在闲时保持低电平。
[0039] 通过改变控制信号RWL，WffL的输入，可以控制该存储单元实现保持功能、读功能 或写功能。
[0040] 在本实施例中，第一反相器的初始输出值Q为低电平0,第二反相器的初始输出值 QB为高电平1。
[0041] Α·保持功能
[0042] 当控制信号RWL，WffL为低电平时，丽2被关断，电路实现保持功能。第一、第二反 相器组成反馈环进行数据保存，形成保持电路。QB为"1"，则MNl打开，QBB电压上升，但是 由于丽1传输高电平存在阈值损失，导致QBB的电压不是全摆幅的电源电压，所以丽2漏端 的电压不是全摆幅的高电平。此时读位线上的预放管是打开的，读位线是低电平，即MN2源 端接低电平，如此使得丽2两端的压差是小于电源电压的压差，所以丽2相比传统结构漏电 减小。丽1在本发明中带来的导通电流比传统结构带来的功耗要小，这种减小从单个单元 而言，在绝对值上不是特别明显，但是当组成32个单元（如图2)，功耗的降低是非常明显。 从表1知，本发明的静态功耗比传统的结构低7. 56%。
[0043] 传统的8管SRAM单元，如图4所示，QB = " 1"，丽1被打开，使丽2源端为低电平， 又因为MP3这个预充管打开，即丽2漏端是全摆幅电源电压，如此作用在丽2两端的电压是 全摆幅电源电压，其漏电功耗比本发明中的漏电要大。
[0044] 表1. 500mV下，32个本发明存储单元与传统存储单元功耗比较
[0045]
[0046] B.读功能
[0047] 当控制信号WffL为低电平，RWL为高电平时，MOS管丽2导通，电路实现读功能。QB ="1"，丽1导通。此时读位线上的电平是低电平，那么这就形成了从电源电压到读位线的 导通通路，这条通路会消耗功耗。同样由于NMOS管传输高电平存在阈值损失，即使得读位 线上的电平到达不了全摆幅的电源电压，根据公式Pdyn = Cl^Id,知单次读的功耗降低。
[0048] 在表1中，当QB ="1"时读功耗的降低非常明显，达到了 33. 63%。但此时由于读 位线上的高电平不是全摆幅的电平，会产生不稳定的问题，在传统电路中不被正确识别。而 本发明很好地解决了这一问题。
[0049] 本发明采取的解决方法是，利用了在近亚阈值区域NMOS的导电能力远强于PMOS 的特性，使得反相器的电压传输特性曲线偏向低电平，同时再使用了改进的斯密特反相器， 加强了这种偏移。图5是本发明中采用的改进的斯密特反相器，图6是这种反相器的在不 同工艺角下的电压传输特性曲线。从图6中知，即使在SNFP的工艺角下，电压传输特性曲 线也向低电平偏移，这种特性保证了读位线上不是全摆幅的高电平也会被正确的识别。图 3是采用了图5反相器后，32个单元读数据功能的蒙特卡洛功能仿真。从仿真结果看，采用 了此种反相器保证了读出数据的正确性。基于以上仿真，本发明在保证读操作功能正确的 前提下，对读功耗的降低是巨大的。
[0050] C.写功能
[0051] 当控制信号RWL为低电平，WffL为高电平时，MN6和MN7打开，电路实现写操作功 能。因为Q为低电平，所以外部位线WBL为高电平，WBLB为低电平，MN6和丽7开启，相应的 外部数据就会传给Q和QB，从而改变Q和QB原来的电平。
[0052] 本发明提供的SRAM单元是目前已知的存储单元中，唯--个采用预放的读模式 来降低功耗的，而且这种模式是可以进行移植的；在最坏的情况下，由于NMOS传输高电平 的阈值损失，其动态功耗显著减小，静态漏电有一定程度的减小；同时，这使得读出数据的 摆幅不用到达全摆幅也可被识别。显著提高了 SRAM性能。
[0053] 以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述 特定实施方式，本领域技术人员可以在所附权利要求的范围内做出各种变形或修改。
【主权项】
1. 一种亚阈值SRAM存储单元，包括：基本电路、单元数据读出电路、预放管电路以及改 进的斯密特反相器；所述基本电路的输出端（QB)连接单元数据读出电路的输入端，单元数 据读出电路的输出端与预放管电路的输出相连，连接改进的斯密特反相器的输入端； 其中，所述预放管电路包括第三NMOS管（MN3)，其源端接地，栅端接预放控制信号PREDIS，漏端接读出位线RBL。2.根据权利要求1所述的SRAM单元，其特征在于，所述基本 电路包括第一反相器、第二反相器、第一写入管、第二写入管； 其中，第一反相器的输出端分别连接第二反相器的输入端和第一写入管的输出端；第 二反相器的输出端分别连接第一反相器的输入端和第二写入管的输出端；第一、第二写入 管的输入端分别连接外部位线信号。2. 根据权利要求1或2所述的SRAM单元，其特征在于，所述第一反相器包括第一PMOS 管（MPl)、第四NMOS管（MM)，第一PMOS管（MPl)的源端连接电源电压，第四NMOS管（MM) 的源端接地；第一PMOS管（MPl)的漏端和第四NMOS管（MM)的漏端相连作为第一反相器 的输出，第一PMOS管（MPl)、第四NMOS管（MM)的栅端连接第二反相器的输出。3. 根据权利要求1或2所述的SRAM单元，其特征在于，所述第二反相器包括第二PMOS 管（MP2)、第五NMOS管（MP5)，第二PMOS管（MP2)的源端连接电源电压，第五NMOS管（MN5) 的源端接地；第二PMOS管（MP2)的漏端和第五NMOS管（MN5)的漏端相连作为第二反相器 的输出，第二PMOS管（MP2)、第五NMOS管（MN5)的栅端连接第一反相器的输出。4. 根据权利要求1或2所述的SRAM单元，其特征在于，所述第一写入管包括第六NMOS 管（MN6)，漏端连接写位线，栅端连接写控制信号WWL，源端连接SRAM中的数据。5. 根据权利要求1或2所述的SRAM单元，其特征在于，所述第二写入管包括第七NMOS 管（MN7)包括，漏端连接写位线非，栅端连接写控制信号WWL，源端连接SRAM中的数据。6. 根据权利要求1所述的SRAM单元，其特征在于，所述单元数据读出电路包括第一、 第二NMOS管（MN1，MN2)包括，其中第一NMOS管（MNl)的漏端接电源电压，栅端接基本电 路的输出数据QB，源端接第二NMOS管（MN2)漏端；第二NMOS管（MN2)漏端接第一NMOS管 (MNl)源端，栅端接读选择信号RWL，源端接读位线RBL。7. 根据权利要求1所述的SRAM单元，其特征在于，所述改进的斯密特反相器组包括 第三、第四、第五PMOS管（MP3、MP4、MP5)以及第八NMOS管（MN8)包括，其中第三PMOS管 (MP3)源端接电源电压，漏端接第四PMOS管（MP4)和第五PMOS管（MP5)的源端；第四PMOS 管（MP4)源端和漏端分别接第三PMOS管（MP3)的源端和第八NMOS管（MN8)的漏端；第八 NMOS管（MN8)的源端接地；第五PMOS管（MP5)的源端接第三PMOS管（MP3)的漏端，栅端接 第四PMOS管（MP4)和第八NMOS管（MN8)的漏端，漏端接地；第三PMOS管（MP3)、第四PMOS 管（MP4)以及第八NMOS管（MN8)的栅端接读出位线RBL。8. 根据权利要求1所述的SRAM单元，其特征在于，其中第五PMOS管（MP5)是反馈管， 用以加强反相器中的NMOS管；第三NMOS管（MN3)是预放管，用以使读出位线在闲时保持低 电平。
【专利摘要】本发明提供了一种亚阈值SRAM存储单元，包括：基本电路、单元数据读出电路、预放管电路以及改进的斯密特反相器；其中，基本电路的输出端(QB)连接单元数据读出电路的输入端，单元数据读出电路的输出端与预放管电路的输出相连，连接改进的斯密特反相器的输入端；其中，所述预放管电路包括第三NMOS管(MN3)，其源端接地，栅端接预放控制信号PREDIS，漏端接读出位线RBL。本发明提供的SRAM单元采用预放的读模式来降低功耗；由于NMOS传输高电平的阈值损失，其动态功耗减小显著，同时静态功耗也有一定程度的降低；同时，这使得读出数据的摆幅不用到达全摆幅也可被识别，显著提高了SRAM性能。
【IPC分类】G11C11/413
【公开号】CN104916309
【申请号】CN201410093326
【发明人】黑勇, 蔡江铮, 陈黎明
【申请人】中国科学院微电子研究所
【公开日】2015年9月16日
【申请日】2014年3月13日