电压产生电路、快闪存储器及半导体装置的制造方法
【专利摘要】本发明提供能够抑制电路面积且达到稳定输出电压目的的电压产生电路。本实施例的电压产生电路(100A)，具有电荷泵浦电路(20)、电阻分压电路(120)、对电阻分压电路(120)输出的电压(Vm)和基准电压(VREF)进行比较的比较器(34)、基于比较器(34)的比较结果以控制电荷泵浦电路(20)动作的控制电路(36)。电阻分压电路(120)包括串联连接于输出节点(NOUT)和接地之间的电阻(R1、R2、R3、R4)，反应输出电压(VOUT)而在节点(NR)产生电压(Vm)。电阻分压电路(120)更具有用以使电阻(R1、R2、R3、R4)电容性耦接至输出节点(NOUT)的寄生电容(Cp)。
【专利说明】
电压产生电路、快闪存储器及半导体装置
技术领域
[0001]本发明关于一面监控输出电压一面产生所需电压的电压产生电路，特别是关于对包含快闪存储器及其他集成电路的半导体装置，产生其操作所需要的电压的电压产生电路。
【背景技术】
[0002]随着半导体设计的微细化，驱动半导体元件的动作电压也随之低电压化，供给半导体装置的电源电压也低电压化。例如，从半导体存储器的外部供给的电源电压，从
3.3V(伏特)往2.5V或1.8V低电压化。另一方面，半导体存储器等的内部电路中，需要多电源，例如驱晶体管的电压、施加至基板及阱的电压等，需要比电源电压高的高电压。因此，半导体装置具有将外部供给的电源电压升压至所需电压的升压电路以及准位移位电路。
[0003]专利文件I特开2012-244660号公报揭露具有升压电路的NAND型快闪存储器。升压电路由电荷栗浦构成，通过减少电荷栗浦的段数以减少消耗电流，且减少电路的面积。专利文件2特开2013-157053号公报也揭露具有电压产生电路的NAND型快闪存储器。电压产生电路具有电荷栗浦电路及限制电路；限制电路监控电荷栗浦电路的输出电压以控制电荷栗浦电路。限制电路具有第一、第二电阻元件，第一、第二电容元件，开关元件及比较器；比较器的一输入连接第一、第二电阻元件的连接部，比较器的另一输入则输入基准电位。此夕卜，第一电容元件连接在电荷栗浦电路的输出与比较器的一输入之间，电荷栗浦电路的输出连接至负载时，透过开关元件将第二电容元件连接比较器的一输入，达到稳定升压电位的目的。
【发明内容】
[0004]图1显示利用传统电荷栗浦的电压产生电路的一范例。图2是图1的动作波形的一例示。电压产生电路10具有电荷栗浦，以及监视电荷栗浦电路20产生的电压并基于监视结果进而控制电荷栗浦电路20的控制电路30。电荷栗浦电路20，例如是将包含电容器和二极管(或二极管连接的MOS晶体管)的基本电路以串联方式多连接而构成。通过在电容器的一端的电极上施加时脉，从输入节点NIN被提供的电荷，在每一时脉时即被传送到下一级，而在输出节点NOUT产生输出电压V0UT。控制电路30包括连接于输出节点NOUT和接地之间的电阻分压电路32、比较器34和逻辑电路36。电阻分压电路32包括串联连接于输出节点NOUT和接地之间的多电阻Rl、R2、R3、R4 ;形成在电阻R3和电阻R4间的分压节点NR的电压Vm则供给至比较器34的负输入端子。又，比较器34的正输入端子是由节点NREF供给基准电压VREF。逻辑电路36包括NAND-1、NAND_2、以及多反向器，在(NAND逻辑)NAND-1、NAND-2的一端的输入上分别供给时脉信号CLK1、CLK2，NAND_1、NAND_2则分别输出信号 CLOCKlb、CL0CK2b。
[0005]接着说明电压产生电路的动作。电阻分压电路32的节点NR上，产生对应于电荷栗浦电路20的输出电压VOUT的电压Vm。比较器34比较电压Vm和基准电压VREF，当Vm>VREF时，输出L准位的时脉使能信号CLK_EN，当Vm f VREF时，输出H准位的时脉使能信号CLK_EN。时脉使能信号CLK_EN是L准位时，NAND-1、NAND-2成为使能状态，时脉信号CLKUCLK2被施加至反向器，通过电荷栗浦电路20实施升压。时脉使能信号CLK_EN是H准位时，NAND-U NAND-2成为失能状态，而停止时脉信号CLK1、CLK2的施加，使电荷栗浦电路20停止升压。
[0006]如图2所示，电荷栗浦电路20的输出节点NOUT的输出电压V0UT，在其到达所要求的电压(亦即目标电压)时的时间是tl，在从时间tl经一定时间延迟的时间t2，分压节点NR的电压Vm和基准电压VREF —致。之后，通过电荷栗浦电路20进行的升压会停止，而输出电压VOUT下降，输出电压VOUT在时间t3到达目标电压。在从时间t3经一定时间延迟的时间t4，分压节点NR的电压Vm从基准电压VREF下降。由于对分压节点NR进行电荷充电或使其放电压需要一定的时间，因此实际上在输出电压VOUT超出目标电压之后，便进行升压控制，所以输出节点NOUT的输出电压VOUT会产生纹波。想要达成的是将此纹波减小而使电压VOUT稳定。
[0007]电阻分压电路32经常的流通电流，为了减少消耗的电力，希望尽量的减少流过电阻分压电路32的贯通电流。但是，减少贯通电流的话，分压节点NR的充放电时间变长，也就是反应速度变慢，结果要将电压VOUT的纹波减小变得困难。
[0008]此问题的解决手段，如图3所示，有在输出节点NOUT和分压节点NR之间连接电容器C而将分压节点NR电容性耦接至输出节点NOUT的方法。输出电压VOUT向目标电压增加时，在透过电阻元件流通的电流对分压节点NR充电之前，通过电容器C，分压节点NR被电容性升压。然而，一设置新电容器C，要减少电压产生电路1A的电路面积则变得困难。此夕卜，电容器C由于将输出节点NOUT和分压节点NR直接的电容性耦接，分压节点NR的升压效果太过头了，有电压Vm太大的问题。
[0009]本发明的目的是提供能够解决所述传统的课题、抑制电路面积的增加及稳定输出电压的电压产生电路，以及使用此电压产生电路的半导体装置。
[0010]本发明相关的电压产生电路，包括:转换电路，将输入的电压转换成其他的电压准位，且提供转换后的输出电压至输出节点；电阻分压电路，耦接前述输出节点，产生对应于前述输出电压的电压；比较电路，比较前述电阻分压电路产生的电压以及基准电压；控制电路，基于前述比较电路的比较结果而控制前述转换电路。前述电阻分压电路，包括使其至少一部分的电阻电容性耦接于前述输出节点的电容元件。
[0011]较佳的是，前述电容元件包括:从前述输出节点在至少一部分的电阻上延伸的导体部，以及形成于前述导体部和电阻间的介电质层。较佳的是，前述电阻包括形成于基板上具有导电性的第一多晶硅层；前述导体部包括形成于前述第一多晶硅层上具有导电性的第二多晶硅层；于前述第一多晶硅层和前述第二多晶硅层之间形成有介电质层。较佳的是，前述电阻包括形成于基板上具有导电性的第一多晶硅层；前述导体部是前述基板内的导电性区；前述第一多晶硅层与前述基板内的导电区之间形成有介电质层。较佳的是，前述电阻包括形成于基板上具有导电性的第一多晶硅层；前述导体部包括形成于前述第一多晶硅层上具有导电性的第二多晶硅层、以及基板内的导电性区；于前述第一多晶硅层和前述第二多晶硅层之间形成有第一介电质层，前述第一多晶硅层与前述基板内的导电区之间形成有第二介电质层。较佳的是，前述转换电路包括电荷栗浦电路。较佳的是，前述转换电路更包括:时脉电路，基于前述比较电路的比较结果而被时脉使能；前述电荷栗浦电路回应来自前述时脉电路的时脉信号，而提供前述输出电压给前述输出节点。
[0012]本发明相关的NAND型快闪存储器，包括具有前述特征的电压产生电路，前述第一多晶硅层，由和构成NAND串快闪存储器的存储单元的浮动闸层相同材料所构成；前述第二多晶硅层，由和控制闸层相同的材料所构成；前述介电质层，由和形成于浮动闸层及控制闸层之间的介电层相同的材料所构成。
[0013]本发明电阻分压电路包括使至少一部分电阻能电容性耦接至输出节点的电容元件，所以能够将输出节点的输出电压的变化迅速传达到电阻分压电路的分压节点，且能够抑制电阻分压电路的电力消耗，产生纹波少且稳定的输出电压。
【附图说明】
[0014]图1显示具有传统电荷栗浦电路的电压产生电路的范例。
[0015]图2显示图1所示电压产生电路的各部电压波形的范例。
[0016]图3显示传统其他电压产生电路的范例。
[0017]图4显示本发明实施例的电压产生电路的构造范例。
[0018]图5显示本发明实施例的具有电荷栗浦电路的电压产生电路的一范例。
[0019]图6显示本发明实施例的具有电荷栗浦电路的电压产生电路的其他范例。
[0020]图7A-图7C显示本实施例的电阻分压电路构造的剖面图。
[0021]附图标号
[0022]10U0A电压产生电路
[0023]100、100A、100B 电压产生电路
[0024]110转换电路
[0025]120电阻分压电路
[0026]122导电部
[0027]130比较电路
[0028]140控制电路
[0029]20电荷栗浦电路
[0030]200 基板(井)
[0031]210绝缘区
[0032]220多晶硅层
[0033]230、232 介电质层
[0034]240多晶硅层
[0035]250金属硅化物层
[0036]260-1、260-2 接触
[0037]270-1、270-2 接触
[0038]272-1、272-2 接触
[0039]280井分接头
[0040]CLKUCLK2 时脉信号
[0041]CLK_EN时脉使能信号
[0042]CLOCKlb、CL0CK2b 信号
[0043]Cp寄生电容器
[0044]NAND-1、NAND-2 NAND 逻辑闸
[0045]Rl ?R4 电阻
[0046]NIN输入节点
[0047]NOUT输入节点
[0048]NR分压节点
[0049]NREF 节点
[0050]VOUT输出电压
[0051]VREF基准电压
[0052]Vm 电压
【具体实施方式】
[0053]以下，关于本发明实施的样态将参照图式进行详细说明。又，图式为易于理解起见，以强调各部的方式呈现，应注意其与实际元件的大小尺寸并非相同。
[0054]图4显示相关于本发明实施例的电压产生电路的构造范例。本实施例的电压产生电路100具有:转换电路110，将输入节点NIN供给的输入电压VIN转换成要求的电压，且将转换的输出电压VOUT输出给输出节点NOUT ;电阻分压电路120，连接输出节点NOUT ;比较电路130，将透过电阻分压电路120分压的电压Vm和基准电压VREF进行比较；控制电路，基于比较电路130的比较结果控制转换电路110。
[0055]电压产生电路100，具有回授回路，监控在输出节点NOUT产生的输出电压VOUT且基于监控结果控制转换电路，藉此在输出节点NOUT产生稳定化的输出电压V0UT。转换电路110并非限定于前述结构，例如也可以是电荷栗浦、切换式调节器、其他的升压电路或降压电路等。
[0056]电阻分压电路120包括串联连接于输出节点NOUT和接地之间的多电阻元件，对应于输出电压NOUT在在分压节点NR产生电压Vm。电阻元件由任意的导电性材料所构成，例如配线、层或区域。电阻分压电路120更包括:在多电阻元件的至少一部分电阻元件与输出节点NOUT之间形成寄生电容器Cp而得到的导电部122。
[0057]比较电路130比较电阻分压电路120分压节点NR的电压Vm和基准电压VREF，提供对应于比较结果的信号给控制电路140。例如，电压Vm大于基准电压VREF时，比较电路130提供H准位的信号给控制电路140，电压Vm低于基准电压VREF时，比较电路130提供L准位的信号给控制电路140。
[0058]控制电路140依据比较电路130的比较结果控制转换电路110的动作。例如，转换电路110是升压电路时，升压电路在输出节点NOUT产生输出电压VOUT，输出电压VOUT则是由电阻分压电路120产生的电压Vm而监控。或者，输出电压VOUT低于要求的电压时由升压电路进行升压，输出电压VOUT高于要求的电压时让升压电路停止升压。
[0059]电流从输出节点NOUT流进电阻分压电路120，因此在分压节点NR产生对应的电压Vm。流过电阻分压电路120的电流是贯通电流，其电流大的话消耗的电流也变大。因此，电阻分压电路120流通的电流希望尽可能的小。另一方面，电流变小，在分压节点NR呈现的电压Vm的反应变慢，结果控制电路140的控制会有延迟，输出电压VOUT的准位会变大。在本实施例中，为了解决上述的缺陷，在输出节点NOUT和电阻元件之间形成寄生电容器Cp，藉此使流过电阻分压电路120的贯通电流变小，使得对应于输出电压VOUT的电压Vm能迅速在分压节点NR容易呈现。此寄生电容器Cp，虽是通过设置与电阻元件电容性结合的导电部122而形成，但是考虑导电部122的构造(例如，以积层方式形成、利用阱)，并不会实质增加电压产生电路100的电路面积或是增加的程度相当的小。
[0060]接着，将本发明实施例的具有电荷栗浦电路的电压产生电路的构造显示于图5。又，与图1所示构造元件相同者是以相同的号码标示并省略其说明。本实施例的电压产生电路100A如图所示具有电阻分压电路120，电阻分压电路120中形成有与电阻Rl?R4电容性结合的导电部122，电阻Rl?R4和输出节点NOUT之间形成有寄生电容器Cp。导电部122，例如可以是透过介电质层而在电阻Rl?R4上延伸的导电性配线。
[0061]监控输出电压VOUT时，透过流过电阻R1、R2、R3、R4的电流而在分压节点NR产生电压Vm，输出电压VOUT变动时，透过电阻流通的电流先发生变化，透过电容耦(结)合的变化会在分压节点NR呈现。例如，输出电压VOUT超出目标电压时，透过流通于电阻的电流的充电会先发生，因为电容耦合分压节点NR会被升压。又，输出电压VOUT低于目标电压时，透过电阻的放电会先发生，因为电容耦合分压节点NR会被降压。如所述者，通过设置寄生电容器Cp，能够将输出电压VOUT的变化迅速反应在分压节点NR上，结果能够抑制由于监控输出电压VOUT而导致的延迟，减少输出电压VOUT的纹波，达到稳定输出电压VOUT的目的。
[0062]图6是电压产生电路的变形例。图5所示的电压产生电路100A是在电阻分压电路120全部的电阻Rl、R2、R3、R4上形成有寄生电容器Cp的例子；然而在图6所显示的电压产生电路100B，是在电阻分压电路120的一部分电阻R3、R4上形成有寄生电容器Cp的例子。在一部分电阻元件上形成有寄生电容器Cp的情形下，是希望前述的一部分电阻元件能靠近分压节点NR。亦即，相较于在电阻Rl形成寄生电容器Cp，在靠近分压节点NR的电阻R3、R4上形成寄生电容器Cp，能够令输出电压VOUT的变化，迅速的反应在分压节点NR的电压Vm0
[0063]接着说明依据本发明实施例的电阻分压电路的结构范例。图7A概要显示，利用构成NAND型快闪存储器或NOR型快闪存储器的存储单元的多晶硅层来形成电阻分压电路时的剖面。同一图中，200是硅基板或阱，210是如沟槽(STI，浅沟槽隔离)或场氧化膜的绝缘区，220是构成浮动闸(FG)的η型多晶硅，230例如是沉积硅氧化膜及硅氮化膜的ONO构造的高介电质层，240是构成控制闸(CG)的η型多晶硅层，250是形成在多晶硅层240上的金属硅化物层，260-1、260-2是接触。
[0064]多晶硅层220例如是在绝缘区210上以条状延伸。多晶硅层240，通过开口 242而分离第一多晶硅部240-1和第二多晶硅部240-2。第一多晶硅部240-1通过介电质层230而在多晶硅层220上延伸。对应接触260-1的介电质层230的位置形成有贯穿孔，第一多晶硅部240-1电性接触多晶硅层220 ;同样的，对应接触260-2的介电质层230的位置形成有贯穿孔，第二多晶硅部240-2电性接触多晶硅层220。多晶硅层220，从接触260-1在接触260-2之间形成电流路径，作为电阻元件而运作。第一多晶硅240-1，透过介电质层230在多晶硅层220上延伸，藉此而在其与多晶硅层220之间形成寄生电容器。
[0065]作为一实施样态，能够让接触260-1对应图5所示的输出节点NOUT且让接触260-2对应分压节点NR(但是，省略电阻分压电路的接地电极)。作为其他的实施样态，将图7A所示的结构作为基本结构，可以使用此基本结构多串联连接而构成电阻分压电路。
[0066]NAND型快闪存储器，具有电压产生电路，使用外部供给的电源电压，用以产生写入电压、抹除电压、导通(pass)电压等。同样的在NOR型快闪存储器，具有电压产生电路，用以产生写入电压或抹除电压。在NAND型快闪存储器或NOR型快闪存储器上，适用具有图7A所示的电阻分压电路的电压产生电路的情形下，能够使用与NAND型及NOR型快闪存储器的存储单元共通的工艺，来形成电阻分压电路的电阻元件及寄生电容器Cp。此外，在电压产生电路的一部分，由于适用存储单元的结构，因此能够缩小电压产生电路的电路面积。
[0067]图7B显示利用阱作为电阻分压电路的导电部的范例。和图7A时相同，电阻元件是使用透过介电质层232而形成于基板200上的η型多晶硅层220。接触270-1透过硅化物层250，电连接多晶硅层220 —方的端部，接触270-2透过金属硅化物层250，电连接多晶硅层220另一方的端部。多晶硅层220，例如能够使用与MOS晶体管共通的工艺来形成，在此情形下，介电质层232是硅闸氧化膜。又，在η型或P型硅基板或是阱200，透过井分接头(well tap)280，电连接接触272-1、272-2。井分接头280例如是金属硅化物层。井分接头280通过STI等的绝缘区210而与多晶硅层220电性隔离。藉此方式，多晶硅层220和阱200之间形成寄生电容器。例如，能让接触270-1、270-2对应图5所示的输出节点NOUT且让接触272-2对应分压节点NR。此外，以图7B所示结构作为基本单位，将此结构多串联连接，能藉此构成电阻分压电路。
[0068]图7C是将图7A的结构和图7B的结构组合而得。接触270_1、270_2之间，多晶硅层220是作为电阻元件运作。在多晶硅层220上形成的多晶硅层240，同图7A时作为导电线而运作，形成将介电质层232包夹于其间的寄生电容器。又，透过介电质层230在多晶硅层220的下方形成的阱200是作为导电部而运作，如同图7B时，以形成将介电质层232包夹于其间的寄生电容器。依据本实施例的结构，能够更增强应用寄生电容器的电阻元件的电容性耦合。
[0069]如上己详述相关于本发明的理想实施形态，但是本发明并非限定于特定的实施形态，而是包括申请专利范围所记载的本发明要点范围内的各种变形、修改。
【主权项】
1.一种电压产生电路，其特征在于，所述电压产生电路包括: 转换电路，将输入的电压转换成其他的电压准位，且提供转换后的输出电压至输出节占.V， 电阻分压电路，耦接所述输出节点，产生对应于所述输出电压的电压； 比较电路，比较所述电阻分压电路产生的电压以及基准电压； 控制电路，基于所述比较电路的比较结果而控制所述转换电路； 所述电阻分压电路，包括使其至少一部分的电阻电容性耦接于所述输出节点的电容元件。2.根据权利要求1所述的电压产生电路，其特征在于，所述电容元件包括:从所述输出节点在至少一部分的电阻上延伸的导体部；以及，形成于所述导体部和电阻间的介电质层。3.根据权利要求2所述的电压产生电路，其特征在于，所述电阻包括形成于基板上具有导电性的第一多晶硅层；所述导体部包括形成于所述第一多晶硅层上具有导电性的第二多晶硅层；于所述第一多晶硅层和所述第二多晶硅层之间形成有介电质层。4.根据权利要求2所述的电压产生电路，其特征在于，所述电阻包括形成于基板上具有导电性的第一多晶硅层；所述导体部是所述基板内的导电性区；所述第一多晶硅层与所述基板内的导电区之间形成有介电质层。5.根据权利要求2所述的电压产生电路，其特征在于，所述电阻包括形成于基板上具有导电性的第一多晶硅层；所述导体部包括形成于所述第一多晶硅层上具有导电性的第二多晶硅层以及基板内的导电性区；于所述第一多晶硅层和所述第二多晶硅层之间形成有第一介电质层，所述第一多晶硅层与所述基板内的导电区之间形成有第二介电质层。6.根据权利要求1所述的电压产生电路，其特征在于，所述转换电路包括电荷栗浦电路。7.根据权利要求6所述的电压产生电路，其特征在于，所述转换电路更包括:时脉电路，基于所述比较电路的比较结果而被时脉使能；所述电荷栗浦电路回应来自所述时脉电路的时脉信号而提供所述输出电压给所述输出节点。8.一种包括权利要求1至权利要求7其中之一所述的电压产生电路的半导体装置。9.一种快闪存储器，其特征在于，所述快闪存储器包括如权利要求3或权利要求5所述的电压产生电路； 所述第一多晶硅层，由和构成快闪存储器的存储单元的浮动闸层相同材料所构成；所述第二多晶硅层，由和控制闸层相同的材料所构成；所述介电质层，由和形成于浮动闸层及控制闸层之间的介电层相同的材料所构成。
【文档编号】G11C5/14GK105845164SQ201510488786
【公开日】2016年8月10日
【申请日】2015年8月11日
【发明人】竹下利章
【申请人】华邦电子股份有限公司