半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，特别是涉及与该器件的差动放大工作有关的部分。
背景技术：
在本说明书中参照的文献目录如下所示，并在参照文献上加上文献编号。“文献1”日本平成6年公开的6-309872号专利公报(对应的美国专利为USP 5,412,605号)；“文献2”超大规模集成电路存储器，pp.161-167；伊藤清男著，培风馆，1994年11月5日发行第一版；“文献3”T.Yamada et a1.，ISSCC91Dig.Tech.Papaers，pp.108-109，1991；“文献4”H.Hidaka et al.，IEEEJournal of Solid State Circuit，Vol.27，No.7，(1992)，pp.1020-1027；“文献5”日本昭和63年公开的63-211191号专利公报；“文献6”Eto et al.，ISSCC98 Dig.Tech.Papaers，pp.82-83，1998。
在“文献1”中记载了在DRAM中，为了使当电源电压低电压化时的读出放大器工作稳定化，读出放大器驱动初期在CMOS读出放大器的源极节点上加上比最终的放大电压(例如GND)大的电压(例如比GND低的负电压)的技术。这个方法因为具有用比最终在位线上的放大电压大的电压驱动读出放大器的期间所以称为“过激励”。
“文献2”主要记载了动态随机存取存储器(DRAM)，在它的161～167页中概述了作为“读出电路”的用于放大来自存储单元的微小信号的电路。特别是163～164页中记载了作为“(2)电流分配型读出放大器的驱动”的多个读出放大器的高速驱动的方法。即，通过网状配线供给用于驱动读出放大器的电源电压(等于数据线的最终放大电压)，通过分散配置的驱动用MOSFET(例如每4个读出放大器具有1个驱动用MOSFET)驱动多个读出放大器。此外，“文献3”和“文献4”是在“文献2”中作为上述技术的原著引用的文献。
本专利申请发明者等为了使过激励用电路实际适用于必须用低电压电源工作的大容量DRAM，对在本专利申请前在DRAM中的电压读出放大器及其过激励驱动电路的实际配置进行了研讨。
图25表示具有在本专利申请前研讨过的过激励驱动电路的DRAM电路的主要部分。这个电路利用比数据线的高电平“H”电压(VDL)大的电压VDH对P侧公用源极线CSP进行过激励驱动。这个过激励驱动电路通过设置在P侧公用源极线一端的1个PMOS晶体管QDP1，从CSP的一端供给过激励电压VDH。当考虑附加过激励驱动电路时，这样地将过激励驱动电路设置在CSP的一端从减少电路面积方面来看是希望的。
在图26中表示了图25的读出放大器工作时的公用源极线CSP的工作波形和数据线的工作波形。在读出放大器开始放大前，使数据线和公用源极线预充电到VDL/2。SP1具有低电平，使QDP1成为导通状态，向公用源极线CSP供给VDH时，相对VDH的供给节点，SAn处在最近端，SA1成为最远端。使数据线“H”电平侧高速地达到VDL但不超过VDL那样地设定导通QDP1时间即过激励时间Tod。
图26(a)是在读出驱动器的近端即SAn使Tod最佳化的情形，又图26(b)表示在远端即SA1使Tod最佳化的情形。如图26(a)所示，由于在近端最佳化和读出初期从公用源极线流向各SA的电流，引起公用源极线上的电压下降。另一方面，在远端，在建立起充分的电压(CSP(1))前处于断开状态，不能得到所希望的充分高的有效的栅极电压。即数据线(D1t，D1b)进行低速工作。相反地，如图26(b)所示，在远端(SA1)最佳化时，在近端会加强过激励效果，数据线电压变到VDL以上。因此，电力消耗增加。如上所述，因为本专利申请发明者等的研究，由于公用源极线的电阻使电压下降，由于读出放大器的位置使读出速度降低，从而使电力消耗增加这个事实变得很清楚了。
另一方面，在“文献2”～“文献4”中研讨了电流向读出放大器的公用源极线集中和与此相伴产生的电压效果，但是没有考虑对读出放大器的过激励电路的适用性。
即，本专利申请发明的一个目的是要解除当过激励时多个读出放大器之间的驱动不均匀。本专利申请发明的另一个目的是要解除过激励电路的不均匀，并减少包含读出放大器的布局面积的增加。
本发明的揭示本专利申请发明的代表性方法如下所示。沿读出放大器列分散地配置用于过激励的驱动开关，将用于恢复的驱动开关集中地设置在读出放大器列的一端。可以利用网状电源配线供给用于过激励的电位。
又，当读出放大器的高侧是用与低侧的驱动开关相同导电类型的MISFET构成的，并使栅信号共有化时，能够减小包含分散配置的驱动开关和读出放大器部分的布局面积。
进一步，在将阈值电压低的MISFET用于读出放大器的情形中，因为减小了在激活备用状态中的漏电流，所以可以控制读出放大器的共通源极节点的电位。一个用于控制激活状态的读出放大器的共通源极节点的电位的器件的好例子是阻抗可变的读出放大器驱动开关。
附图的简单说明

图1是表示本发明的实施例1的读出放大器部分的图；图2是表示实施例1的工作波形图的图；图3是表示本发明的实施例2的读出放大器的主要部分的图；图4是表示实施例2的工作波形图的图；图5是表示本发明的实施例3的读出放大器的主要部分的图；图6是表示实施例3的工作波形图的图；图7是表示本发明的实施例4的读出放大器的部分的图；
图8是表示实施例4的工作波形图的图；图9是表示本发明的实施例5的读出放大器的主要部分的图；图10是表示实施例5的工作波形图的图；图11是表示将本发明应用于通常的读出方式时的实施例的图；图12(a)，(b)是表示实施例4和实施例5的读出放大器部分的布局实施例的图；图13是表示沿图12(a)，(b)的读出放大器布局的A-A′线的部分的截面构造例的图；图14(a)，(b)是表示分别沿图12(a)，(b)的读出放大器布局的B-B′线和C-C′线的部分的截面构造例的图；图15是表示本发明的实施例6的读出放大器部分的图；图16(a)到图16(d)是表示图15的Zn的构成的图；图17(a)到图17(d)是表示图15的Zp的构成的图；图18是表示将图16(c)和图17(c)应用于图15的Zn和Zp构成时的工作波形的图；图19是应用于低Vt读出放大器的构成例的图；图20是表示在激活备用状态中漏电流经过路径的图；图21是表示在图20中的工作波形的图；图22是本专利申请适用的同步动态随机存取存储器的全体构成图；图23是表示在一个存储器阵列内子存储器阵列的分割的图；图24是表示子存储器阵列内的网状电源配线的图；图25是表示在本专利申请前研讨的具有过激励驱动电路的DRAM电路的主要部分的电路图。
图26(a)，(b)是表示图25的读出放大器工作时的公用源极线的工作波形和数据线的工作波形的图。
用于实施本发明的最佳形态下面我们用附图详细地说明本发明的实施例。没有特别的限制，但是用众所周知的CMOS(互补型MOS晶体管)等的集成电路技术，在如单晶硅那样的一块半导体衬底上形成构成实施例的各块的电路元件。MOSFET(金属氧化物半导体场效应晶体管)的电路记号通过不加箭头的表示N型MOSFET(NMOS)，加箭头的表示P型MOSFET(PMOS)进行区别。下面为了简单起见将MOSFET称为MOS。但是，本专利申请的发明不应该只限于包含设置在金属栅和半导体层之间的氧化绝缘膜的场效应晶体管，也能够应用于用MISFET(金属绝缘体半导体场效应晶体管)等的一般的FET的电路。
<实施例1>
在图1中，详细地画出了动态存储器的子存储器阵列SMA。这个实施例表示在放大初期对读出放大器的P侧和N侧的源极节点中的一侧进行过激励的电路。其特征是将驱动P侧共通源极线CSP的过激励用的驱动开关QDP1分散地配置在读出放大器区域SAA内。在进行图1的详细说明前，首先，用图22，图23说明在作为本专利申请对象的图1电路的存储器器件中的全体部件的位置。
在图22中，画出了适用于本申请发明的同步DRAM(SDRAM)的全部的块。各电路块以输入控制信号的定时信号发生电路TG形成的内部控制信号的定时进行工作。输入到TG的控制信号中，以时钟信号CLK的定时输入的是芯片选择信号/CS，行地址选通信号/RAS，列地址选通信号，和允许写入信号/WE。我们将这些控制信号和地址信号的组合称为指令。时钟脉冲启动信号CKE决定时钟信号的有效或无效。又，输入输出掩蔽信号DQM是为了掩蔽从输入输出端子(DQ0，....，DQn)输入输出的数据，对数据的输入输出缓冲器I/OB进行控制的信号。
在SDRAM中，来自地址输入端子(A0，A1，....An)的行地址和列地址采取时分输入的地址多路方式。输入行地址缓冲器XAB的行地址，选择行解码器X-DEC解读的一个存储器阵列MA0中的特定的字线，与此相应1字份的存储单元成为选择状态。接着，通过将列地址输入到列地址缓冲器YAB和列地址解码器Y-DEC，进一步选择进行读出或写入的存储单元。又，SDRAM具有由通常的存储体地址指定的多个存储器阵列(或存储体)，但是在这个图中只是代表性地表示出一个存储器阵列MA0(BANK0)。
下面我们说明由图22所示的SDRAM的电压发生电路VG产生的内部电源。这里采取将VSS(0V)作为基准，从外部供给VCC(2.5V)的单一电源方式。电位最高的内部电源为VPP(3.0V)，由包含电荷泵电路的升压电路形成，供给字线驱动电路等。VDH(2.5V＝VCC)，是XAB，YAB，IOB，X-DEC等的周围电路的工作电源。VDL(1.5V)和VDBH(0V＝VSS)决定后述的数据线的恢复电位，是供给读出放大器的电位。VDL由降压电路(电压限幅器)形成。在这个实施例中，因为采用半预充电方式，所以供给备用时的数据线等的VDL/2(0.75V)也是从VDL形成的。VDL/2也可以用作存储单元的极板电位VPL。最后VBB(-0.75V)是将NMOS的背栅偏置在系统的最低电位的衬底电位，由包含电荷泵的升压电路形成。
图23进一步详细地表示图22的存储器阵列MA0的内部。MA0包含矩阵状配置的子存储器阵列SMA11～SMAnm。没有特别的限制，但是该存储器阵列采用分层字线方式，在MA0一边配置主字驱动器列MWD。将与MWD连接的主字线跨越多个子存储器阵列(例如在SMA11～SMAn1的方向上)那样地设置在上层的金属配线层上。又，列方向的选择采取跨越多个子存储器阵列(例如在SMA1m～SMA11的方向上)那样地设置从列解码器Y-DEC输出的多条列选择线(YS线)的共通的Y解码器方式。此外，在图23的MA0内SMA11～SMA1m的左端和右端上设置是用于子存储器阵列的终端处理的区域的右端区域LEA和左端区域REA。LEA和REA是对SAA和XA进行若干变形后得到的结果。这照顾到因为读出放大器采用交互配置型的共用读出方式的底板端的终端处理。
如图23的放大图所示，将1个子存储器阵列的内部分割成存储单元区域MCA，读出放大器区域SAA，子字驱动器区域SWDA，和交迭区域XA。作为配置，当具有共有四角形MCA的一角的第1边和第2边时，SAA是沿这个第1边设置的长方形区域，SWDA是沿这个第2边设置的长方形区域。又，XA是在共有第1边和第2边的角上被SAA和SWDA包围的区域。
图1表示由图23的放大图表示的子存储器阵列的详细情形。首先，在存储单元区域MCA内，数据线对D1t，D1b.......Dnt，Dnb，在存储单元阵列MCA上与多条字线WL相交，在预定的交叉点与动态型存储单元MC连接。MC由存储数据的一个电容器和一个MOS晶体管，这里是NMOS晶体管构成。这个实施例将所谓的二交点方式的数据线和存储单元配置作为例子，但是没有特别的限制也能够适用于一交点方式。
在子字驱动器区域SWDA上，分别对于上述多条字线设置多个子字驱动器SWD。根据上面在图23中所述的主字线和FX驱动器FXD的控制信号的逻辑和，激活子字驱动器。FXD设置在交迭区域XA内但是在图1中省略了。当采用不是分层字线方式的字分路方式时，在SWDA内代替子字驱动器，设置将用作由设置在上层的AL等的金属形成的衬里的字线，下层多晶硅层的栅极和共通的字线连接起来的通孔和接点。这时，能够将SWDA称为字分路区域。
下面，我们转移到对读出放大器区域SAA的说明。在SAA内，与数据线对中的一对(D1t，D1b)对应，设置左右的共用开关SHR，预充电电路PC，读出放大器SA1，列开关IOG等。作为一个存储单元区域MCA的数据对的数目，我们设想为512对到2048对。所以，作为SAA内的读出放大器的数目配置256到1024个。因为读出放大器的交互配置构造，所以读出放大器的数目成为数据线对数目的一半。共用开关是为了在左侧和右侧的存储单元区域共用读出放大器SA1的切换开关。这里，共用开关是用NMOS制成的，在数据线的预充电期间，这个栅极控制信号SHRL和SHRR具有VPP，VDH或VDL电位。例如，接入左侧的存储单元区域时，SHRL＝VPP或VDH，SHRR＝VDBH，不低于NMOS的阈值电压时只使单侧导通。PC在数据线预充电期间通过控制信号PCS向数据线对供给VDL/2。列开关IOG使根据列解码器的列选择信号YS选择的数据线对与共通的输入输出线对IOt，IOb连接形成与外部的数据输入输出通路。
读出放大器SA是2个CMOS反相器交叉耦合的锁存型放大电路。即这个读出放大器包含源极共通连接，栅极和漏极相互交叉耦合的PMOS对，和同样耦合的NMOS对。PMOS和NMOS对的源极分别与P侧共通源极线CSP和N侧共通源极线CSN共通地连接。在过激励方式的读出放大器中需要恢复电位和过激励电位。恢复电位是决定在数据线上的最终放大时的高电平和低电平的电源电位。因为与在存储单元中进行在再写入时的电位相等所以称为恢复电位。这里VDL是高侧恢复电位，VDBH成为低侧恢复电位。在这个实施例中过激励电位只供给高侧，为VDH(＞VDL)。
在读出放大器的P侧，用于供给高侧激励电位VDH的第1电源线与CSP并列地设置。将多个开关QDP1分散设置在这条第1电源线和P侧共通源极线CSP之间。图1是在每1个读出放大器上设置1个PMOS的构成。另一方面，高侧的恢复电位VDL是，不在SAA内，通过集中地设置在交迭区域XA上的开关QDP2，从P侧共通电源线CSP的一端供给的。此外，共通源极线的预充电电路CSPC也通过设置在交迭区域XA上的CSP和CSN的一端实施用于预充电的短路和VDL/2的泄漏补偿。
在读出放大器的N侧，用于供给低侧恢复电位VDBH的第2电源配线与N侧共通源极线CSN并列地设置。将多个开关QDN1分散设置在这条第2电源线和N侧共通源极线CSN之间。在图1中QDN1是以在每1个读出放大器上具有1个NMOS的比例与上述QDP1成对地设置的。
在SAA内，读出放大器的PMOS对和用于过激励的开关MOSQDP1，没有特别的限制但是在P型衬底上形成的共通的N型阱内形成的，在这个N型阱上加上作为P侧衬底偏压的VDH。即，将这些PMOS的背栅偏压在与过激励电位相等的VDH上。又，也可以将这些PMOS的背栅偏压在VPP上。同样地，读出放大器的NMOS对和QDN1也共通地形成在掺杂成P型的半导体区域(直接在P型衬底上或在P型衬底上形成的3重阱内)上，在该半导体区域中加上VDBH或VBB作为N侧衬底偏压。
在图24中，画出了供给图1的电源VDH和VDBH的配线。VDH和VDBH是通过图24所示的配线阻抗低的网状电源配线供给的。该图的纵向配线形成在第2号金属(Al等)配线层M2上。在存储单元区域MCA中，从主字线MWL之间穿过那样地，与MWL并行地设置供给VDH和VDB的配线。我们假定在例如每4条或8条左右的字线上设置一条主字线MWL。又，在读出放大器区域SAA上，也与NWL并行地设置供给VDH和VDBH的配线。这个M2的VDH和VDBH的电源配线是上述图1的第1的电源配线和第2电源配线。
另一方面，图24的横向配线形成在M2上面的第3个金属(Al等)配线层M3上。跨过存储单元区域MCA和读出放大器区域SAA那样地设置列选择线YS。例如在每4对数据线上设置1条YS。而且，从YS之间穿过那样地，与YS并行地设置供给VDH和VDBH的配线。M2和M3的VDH和VDBH的电源配线在它们的交点上，通过将M2和M3连接起来的通孔接点TH2连接。使以上交叉的M2和M3的电源配线和通过通孔耦合的VDH和VDBH的网状电源配线具有低的阻抗。
在图2中，表示出图1的子存储器阵列的工作定时。在SDRAM上输入行激活指令时，在读出放大器一起读出与特定的存储体的特定的主字线连接的存储单元并放大。此后，输入预充电指令时，结束存储单元的选择，进入是为下次读出作准备的等待状态的预充电状态。图2的波形表示从行激活指令到输入预充电指令的图1的子存储器阵列的工作。
在数据线和共通源极线的预充电控制信号PCS下降，数据线和共通源极线的VDL/2预充电停止后，选择多条字线中的1条字线WL从VWL电平(通常VWL＝VSS)变成VPP。因此在选出的存储单元MC的NMOS晶体管的栅极上加上VPP使其激活，在与存储单元MC连接的数据线D1t，....Dnt上从存储数据的电容读出存储的电荷。由于存储单元的电荷在数据线对上产生微小的电压差，存储单元的数据为“H”时，D1t达到比D1b高100mV左右的电平。这里，假定在存储单元MC的单元电容上写入“H”的数据。即便在存储了低电平“L”的情形中，除了电位降低外能够得到同样的结果。
完全读出单元数据后，读出开始时，通过使N侧共通源极驱动控制信号线SN具有从VDBH到VDL以上的电平，激活QDN，驱动CSN使它从VDL/2到VDBH。通过与它同时或经与延迟级个数对应的延迟使第1P侧共通源极驱动控制信号线SP1例如从VPP到VSS，激活QDP1，驱动CSP使它从VDL/2到VDH。这时，如图1，图2中详述的那样通过网状电源配线的低阻抗并且通过分散配置的开关QDP1供给VDH。为此，因为在几乎相同的定时一起激活SA1到SAn，所以能够抑制相对SA1到SAn的过激励的偏差。又，能够实现共通源极线CSP和CSN的高速驱动。又，因为通过过激励驱动，SA的PMOS晶体管的源极和漏极之间的电压和栅极和源极之间的电压变得大于VDL/2，所以可以高速地放大数据线对的微小电压差ΔV。
将读出放大器的过激励期间设定为，在数据线高电平侧的D1t的放大没有完全结束的状态中，这个数据线的电位达到VDL附近的时间Tp1。从电力消耗等的方面来看希望过激励在数据线的电位比VDL大前停止。经过Tp1期间后，SP1从VSS到VDH以上的电平，例如达到VPP后，第2P侧共通源极驱动控制信号线SP2例如从VPP到VSS，激活QDP2，将CSP设定在VDL。因此数据线高电平侧保持在VDL。
又，输入预充电指令后的工作如下所示。选择字线WL从VPP到VWL。此后，使SN从VDL或VPP到VDBH，使CSN与VDBH断开连接。又，几乎同时使SP从VSS到VPP，使CSP与VDL断开连接。根据预充电控信号PCS使与电源断开的CSN，CSP和数据线对D1t，D1b，....Dnt，Dnb预充电到VDL/2。
以上，根据本实施例得到的效果如下所示。(1)因为能够从通过网状电源配线供给的配线和从在该配线的附近那样地分散配置的多个开关QDP1供给过激励发生时从用于过激励的电源VDH到数据线的充电电流，所以可以避免电流向特定的读出放大器和公用源极线CSP的一部分集中，在从SA1到SAn的任何一个SA中，都可以用相等的过激励电压(VDH)进行过激励。(2)能够将过激励期间设定为栅极信号SP1激活QDP1的时间，能够使该过激励期间在SA1和SAn上相等。因此，能够使过激励振幅和期间的远近端差变小。(3)因为从数据线到VDBH端子的放电电流通过多个配置的QDN流到在各阵列上的网状电源VDBH，所以能够避免电流向特定的读出放大器和CSN的集中。
又，在本实施例中，也可以用NMOS晶体管构成QDP1和QDP2中任何一方，或双方。这时，需要与用PMOS晶体管构成控制信号的逻辑电路相反的逻辑电路。当用NMOS制成QDP1和QDP2时，因为在非激活状态栅极和源极之间的电压变成负电压，所以在能够减少从VDH，VDL到CSP的漏电流这方面是有利的。
又，在本实施例中，在每1个读出放大器上配置1个开关MOSQDP1和QDN1，但是也可以有在每2个，4个，8个读出放大器上配置1个QDP1和QDN1那样的变型。又，也可以形成开关MOSQDP1和QDN1作为不切断在读出放大器的并列方向上形成沟道的扩散层，具有连接成一列的长的栅极宽度的一个MOS。本申请发明的特征是从将分布在SAA区域内的开关MOS用于过激励这一点来看是否细细地切断沟道宽度是不重要的。
<实施例2>
实施例2的读出放大器的构成如图3所示。在图3中，画出了读出放大器的主要部分，而其它部分原封不动地继承实施例1的记载。本实施例是除了图1的只在P侧的过激励外追加N侧的过激励的构成。与图1不同的地方是在交迭区域XA内在N侧共通源极线CSN的一端追加集中型的开关QDN2，通过QDN2加上数据线的低侧恢复电位VDBH(通常VSS)。又，通过网状电源配线供给不是VDBH的比它低的电压VDBL作为N侧的用于过激励的电源，并通过分散配置的开关QDN1将VDBL供给N侧共通源极线。与用VDBL对N侧共通源极线进行过激励相对应，将读出放大器的NMOS对和QDN1的背栅偏置在至少VDBL或其下的电压上。根据上述，在图3中，高侧和低侧的恢复电位分别成为VDL和VDBH，高侧和低侧的过激励电位分别成为VDH(＞VDL)和VDBL(＜VDBH)。
在图4中表示出图3的工作波形。与实施例1相同假定将“H”的数据写入存储单元MC的单元电容中。与实施例1的图2不同之处是通过追加N侧的过激励产生SN1和SN2的控制。
完全读出单元数据，D1t达到比D1b高100mV左右的电平后，SN1从VDBL变化到VDL或VPP电平，激活QDN1。通过与它同时或经与延迟级个数对应的延迟，使SP1从VPP变到VSS，激活QDP1。因此，CSN从VDL/2迁移到VDBL，CSP从VDL/2迁移到VDH。当CSN，CSP开始迁移到VDBL，VDH时，激活与数据线对D1t，D1b连接的SA1，并放大数据线对之间的微小电压差。这时，因为通过过激励方式用比数据线振幅VDL大的振幅(VDH-VDBL)激活SA1，所以构成SA1的NMOS和PMOS晶体管的源极和漏极之间的电压和栅极和源极之间的电压变大，高速工作成为可能。为了防止过大的放大工作引起充放电功率的增加，在到数据线低电平侧的VDBL的放大没有完全结束的状态，具体地在没有到达比VDBH低的电平的状态的时间Tn1之间激活QDN1。同样地，在到数据线高电平侧的VDH的放大没有完全结束的状态中，只在到达没有超过VDL的状态的时间Tp1之间激活QDP1。激活时间的控制通过SP1，SN1进行。与实施例1相同地，在SAn的过激励期间与SA1相同，低电平侧设定在Tn1上，高电平侧设定在Tp1上。又，这时的过激励电压通过在SAn附近的QDN1和QDP1供给，所以与SA1相同，低电平侧设定在VDBL上，高电平侧设定VDH。
过激励工作结束后，使SN2从VDBL到VDL或VPP，将CSN设定在VDBH。同时激活QDN1和QDN2，不使VDBL和VDBH通过CSN连接起来那样地控制SN2的激活定时。因此，使数据线低电平侧D1b保持在VDBH。又，通过使SP2从VPP到VSS，将CSP设定在VDL。同时激活QDP1和QDP2，不使VDH和VDL通过CSP连接起来那样地控制SP2的激活定时。因此，使数据线高电平侧D1t保持在VDL。最后，使字线下降回到预充电状态的工作与图2相同。
实施例2的优点如下所示。(1)与实施例1相同，关于数据线高电平侧的过激励，能够对所有的SA设定相等的过激励电压和过激励期间，能使读出速度的远近端差变小。(2)进一步在本实施例中，与实施例1相对，通过也对数据线低电平侧进行过激励，用同一个数据线振幅时能够缩短读出时间。又，通过附加这个低电平侧的过激励，可以适用于更低的数据线振幅即降低工作电压。(3)又，即便关于数据线低电平侧的过激励，通过多个配置的QDN1和阵列上的网状电源配线，也能够避免电流向读出时的读出驱动器和CSN集中，也能用共通的信号SN1在SA1.....SAn上设定过激励期间。因此，能使过激励振幅和过激励期间的远近端差变小。(4)在本实施例中元件的增加只是在交迭区域增加1个MOS，而读出放大器区域的面积不增加。
<实施例3>
下面，我们用图5说明实施例3的构成。本实施例是图3的变形例，基本上继承了图1的构成。与图3不同的地方是将在图3中集中配置在交迭区域XA内的用于恢复的开关QDP2和QDN2分散配置在读出放大器区域SAA中。QDP2和QDN2的分散配置和VDL，VDBL的网状电源配线的构成与图1的实施例相同。图6表示这个图5的工作波形。这个工作波形与图4的工作波形相同。
实施例3的优点如下所示。(1)与实施例2相同，通过对数据线高电平，低电平两侧进行过激励，能够实现高速读出。(2)能够对所有的SA设定相等的过激励电压和过激励期间，能使远近端差变小。(3)与实施例2比较，即便在恢复时间通过在读出放大器内配置多个QDN2和QDP2，也能够避免电流向CSN和CSP集中。(4)因为在所有的读出放大器内都配置了读出驱动器，所以具有使读出放大器以外的设计变得容易的效果。
<实施例4>
图7表示实施例4。这个实施例也继承了实施例1的共通部分。本实施例的特征是用于P侧和N侧的过激励的开关MOS全部由相同导电性的晶体管，图中为NMOS晶体管构成，它们的栅极信号是共通的，用比字线升压电平VPP等的过激励电压VDH大很多的电平信号驱动这些开关。因为P侧的开关也是由NMOS制成的，所以能够防止由于P侧的NMOS引起的电压下降。也可以将这个实施例看作是在图3中分散配置的用于过激励的开关MOS的一个变形例。在这个实施例中，在读出放大器区域SAA内对每4个读出放大器配置1个用于P侧过激励的开关MOS QDP1和1个用于N侧过激励的开关MOS QDN1。QDN1和QDP1的栅极共通地与过激励控制信号线SAE1连接。高侧和低侧的过激励电位VDH和VDBL与其它的实施例相同是由网状电源配线供给的。恢复电压VDL和VDBH的供给，与图3的电路相同，是通过集中配置在交迭区域XA的QDP2，QDN2进行的。
在图12(a)，(b)中，表示出实现本构成的读出放大器的平面布局。在图12(a)中，显示出4组数据线对，为了简单起见，只画出了第1金属配线层(金属1，M1)和晶体管栅极以及栅极配线(FG)，扩散层，NWEL。SAN表示SA的NMOS晶体管部分，SAP表示PMOS晶体管部分。QDN1，QDP1是由将栅极一列地配置在SAN和SAP之间的NMOS构成的。其特征是将一列配置的NMOS交互地分配给QDN1和QDP1。由于该配置，使1个控制电极SAE1共通化，能够减小布局面积。在图12(a)的布局中，QDN2和QDP1的数目由在SAN和SAP之间每4组数据线对上分别配置一个QDN1和一个QDP1决定，但是不应限定于此。例如，也可以对8组(或16组)数据线配置1个。又，QDN1，QDP1的在读出放大器内的位置在SAN，SAP之间，然而从与P侧和N侧双方共通源极连接这点来看应是最合理的，但是不应限定于此。
图12(b)是省略了与图12(a)相同的部分M1，追加了在M1上面的第2金属配线层(金属2，M2)的读出放大器的平面布局图。将P侧公用源极线CSP，VDBL供给电源线VDBL，VDH供给电源线VDH，以及N侧公用源极线CSN顺次地配置在M2上。这样4条配线，无论那一条都在读出放大器排成列的方向(与字线的延长方向相同)上延伸。排列这4条配线的顺序是为了实现以使本实施例的读出放大器的布局面积减小为特征的构成。这种情形与图7的电路图一致，这意味着图7的电路图简略地表示了具体的布局。又，在后述的与图9等相同的电路图中记载了具体布局的基本情况。
如图12(a)所示，对于QDP1和QDN1的沟道宽度希望的一个构成是各沟道宽度相等(制成相同大小的NMOS)。因此，读出放大器的SAN一方比SAP一方先接通。因为用由工艺的散乱性引起的Vt变动比PMOS小的NMOS晶体管构成的SAN，能够从微小的电压差开始差动放大，所以能够实现精度优良的差动放大。QDP1和QDN1都是NMOS，形成在相同的P型阱内(在本实施例中直接形成在P型衬底中)，在这个P型阱上加上最低电位(例如在本实施例中为VDBL)。因此，加上大电位的QDP1一方加上了相对大的衬底偏压，QDP1比QDN1具有较大的阈值电压。因此，阈值电压小的QDN1便变得容易接通，能够在一开始就驱动SAN。
在图13中，画出了图12(a)，(b)上的A-A′间的截面图。又，在图14(a)，(b)中，分别画出了B-B′间和C-C′间的截面图。在这些截面图中，SGI(浅沟隔离)是用于分离扩散层(图中N+，P+)的绝缘部分，是在衬底上形成的浅沟中埋入Si氧化物等形成的。又，CNT是用于使金属1(图中的M1)和扩散层或FG连接起来的接触孔。TH1，TH2分别是使M1-金属2(图中的M2)之间，M2-金属3(图中的M3)之间连接起来的接触孔。如图14(a)所示，用M3使CSN和QDN1的漏极之间连接起来。如从该图可以看到的那样，即便只用电连线M1将CSN和QDN1的漏极之间连接起来就足够了。用M3连接的理由是为了使构成SAN的2个NMOS的源极和QDN1的漏极间的电阻相等。也使构成SAN的2个NMOS的源极电位相等那样地连接扩散层P+。因此，我们在设计上下工夫使构成SAN的2个NMOS不会产生不平衡。将CSN和CSP分别配线给SAN和SAP上的M2。对于2个NMOS的源极同样地，如图14(b)所示，在CSP和QDP1的源极(QDP1成为用于NMOS的源极)之间用M3连接起来。在构成SAP的2个PMOS的源极和QDP1的源极之间也要进行与上述相同的设计。
我们用图8的波形图说明实施例4的工作。从数据线预充电结束到读出数据线上的微小电压差都与上述实施例相同。在数据线上读出存储在存储单元中的信息后，使SAE1从VDBL到VPP。通过激活QDN1，QDP1，CSN开始从VDL/2到VDBL转移，CSP开始从VDL/2到VDH转移。这时，即便用物理常数相同的NMOS晶体管构成QDP1和QDN1时，由于衬底的偏压效果，使QDP1的阈值电压Vt比QDN1的Vt高。因此，即便加上同一个电压作为栅极信号QDN1比QDP1先受到驱动。对于QDN1和QDP1，为了防止由于数据线的放大振幅过大引起电力消耗的增加，只有数据线的低电平侧变到VDBH以下，或数据线的高电平侧只在不超过VDL的Tnp期间被SAE1激活。在SAn中的过激励期间因为是由栅极信号SAE1决定的所以与SA1相同成为Tnp。此后，SAE1从VPP到VDBL，结束过激励工作。通过SAE1达到VDBL同时，使SN2从VDBL到VDL或VPP，激活QDN2。因此使CSN达到VDBH，将数据线低电平侧的D1b恢复到VDBH。同样地SAE1达到VDBL后，通过使SP2从VPP到VSS，激活QDP2。因此使CSP达到VDL，将数据线高电平侧的D1t恢复到VDL。最后，使字线降低回到预充电状态的工作与图1等相同。
本实施例的优点如下所示。(1)在布局上，用NMOS晶体管构成QDP1，将QDN1和QDP1一列地配置在读出放大器内，使这个栅极控制信号与QDN1共通成为可能，与如实施例1～3那样地配置NMOS，PMOS的情形比较，通过二列地配置NMOS，PMOS能够使布局小面积化。(2)进一步，与过激励CSN，CSP两者的图3实施例比较，能够使用于过激励的控制信号减少到一个，从而能够减少用于控制信号的电路。(3)QDP1和QDN1都是由NMOS制成的，用同一个电压偏置背栅，当输入读出开始时的SAE1时，因为，QDN1比QDP1先受到驱动，所以用由工艺的散乱性引起的Vt变动比PMOS小的NMOS晶体管，能够从微小的电压差开始差动放大，从而能够实现精度优良的差动放大。(4)通过用NMOS晶体管构成QDP1，因为SAE1达到VDBL时QDP1的栅极源极间的电压成为负电压，所以能够抑制从在QDP1非激活状态中的VDH到VDL/2的漏电流。(5)与实施例1到3相同，能够在所有的SA上设定相等的过激励电压和过激励期间，从而能够减小过激励的远近端差。
又，本实施例采用过激励P侧和N侧两者的构成，但是在与电源电压的关系中，单方面充分过激励时在图8中，也可以使VDBL的电源配线处于低电平恢复电位VDBH上。因此，本实施例具有没有必要准备供给VDBL的大容量的负电源发生电路，能使芯片面积小型化的优点。这样一来，因为减少了用于读出放大器的电源线的种类，所以具有使网状电源配线变得容易的优点。
又，在[文献5]中记载了为了将高电平和低电平的恢复电压供给DRAM的CMOS读出放大器，两者都用NMOS构成的本体。但是，[文献5]是根据使字线的驱动电压为电源电压VCC的前提，通过有意地使P侧的开关NMOS的阈值电压Vt下降，使数据线的高电平的恢复电压降低到VCC-Vt的构成，与本申请的目的不同。在[文献5]中，没有记载开关MOS的分散配置等。又，也没有关于过激励的记载。
<实施例5>
图9表示实施例5的电路。本实施例的特征是用NMOS制成图7中用于恢复的开关MOS同时分散配置在读出放大器区域SAA中，并与图7相同使控制信号共有化。用于P侧和N侧的过激励开关NMOS QDP1和QDN1有与图7相同的构成。与此相对地，也将用于恢复的开关QDP2和QDN2配置在读出放大器区域中。通过共通的控制线SAE2对QDP2和QDN2的栅极进行控制。进一步，高和低的恢复电位VDL，VDBH也是通过图24中详述的网状电源配线供给的。对每4个读出放大器配置1个QDP2和1个QDN2。以上的QDN1和QDP1以及QDN2和QDP2是用具有2列栅极的NMOS晶体管，平行于SAN列和SAP列那样地一列配置构成的。
读出放大器的数目和用于过激励的开关MOS及用于恢复的开关MOS的数目之间的对应关系不限定于这个实施例。例如也可以进行每8个读出放大器对应1个QDP1，QDP2，QDN1，QDN2那样地变形。又，因为共通源极线的充电主要通过用于过激励开关来进行，所以用于恢复的开关驱动能力相对地小一些也是可以的。因此，使用于过激励的开关QDP1，QDN1的数目比QDP2，QDN2的数目多的构成也是合理的。因此一般地换句话说，在SAA内，所有的用于过激励的开关MOS的电导都比所有的用于恢复的开关MOS的电导大的构成也是可以的。
我们用图10的波形图说明本实施例的工作。结束预充电将SAE1驱动到VPP直到过激励开始都与图8相同。为了防止由于过度读出引起电力消耗的增加，只在使数据线的低电平侧在VDBH以下，或数据线的高电平侧不超过VDL的Tnp期间，由SAE1激活QDN1和QDP1。在SAn中过激励期间因为是由栅极信号SAE1决定的所以与SA1相同为Tnp。此后，SAE2从VDB到VPP，CSN达到VDBH，数据线低电平侧的D1b恢复到VDBH。同时CSP达到VDL，将数据线的高电平侧的D1t恢复到VDL。SAE2同时激活QDN1和QDN2以及QDP1和QDP2，控制两个电源VDBL和VDBH以及VDH和VDL，不使它们通过CSN，CSP短路。
本实施例的优点如下所示。(1)在读出放大器的布局上，读出驱动器是用NMOS构成的2列配置的与实施例4比较布局面积增大，但是在读出放大器以外没有必要配置读出驱动器使读出放大器以外的布局变得容易了。(2)与数据线的高电平及低电平两者都受到过激励的实施例2比较，能够使读出放大器的控制信号数减少2个，从而能够减少用于控制信号的电路。(3)与实施例1到4相同，能够在所有的SA上设定相等的过激励电压和过激励期间，从而能够减小远近端差。(4)因为用NMOS晶体管构成QDP1和QDP2，所以在备用状态中，QDP1和QDP2的栅极和源极间电压VGS成为VGS＜0V，因而能够抑制从VDH和VDL到VDL/2的漏电流。
又，本实施例虽然减少了改善读出速度的效果，但是当VDBL＝VDBH时，不需要大容量的负电源电路，具有能够减小芯片面积的效果。进一步，这时，因为用于读出放大器的电源线的种类成为3个，所以在存储器阵列上电源线的配线变得容易了，这是本又，本发明也能够适用于不用过激励方式的读出放大器构成。这时的读出放大器的构成例如图11所示。因为不用过激励，所以将读出放大器的PMOS对SAP的基极电位设定在VDL。进一步，在读出放大器以外的地方不需要读出驱动器，这个区域的布局变得容易了，这是本发明的优点。
又，图7～11中完全由NMOS晶体管构成读出驱动器，但是也可以用PMOS晶体管构成。
在以上的实施例中，读出驱动器和SA晶体管的Vt是低Vt或是高Vt都可以。但是，当用低Vt晶体管时，与用高Vt晶体管比较能够使读出放大器高速地进行工作。当用高Vt晶体管时，能够减少SA在数据保持状态中的漏电流，从而能够抑制电力消耗。但是，当用低Vt晶体管时，通过用后述的发明能够减少漏电流。进一步，通过在读出驱动器上用高Vt晶体管，能够减少在备用状态中的读出放大器电源和VDL/2之间的漏电流。
我们希望在实施例1到5中所用的电压关系具有下列的关系。当从字线WL的振幅VWL到VPP和从数据线振幅VDBH到VDL，用于初期读出的电源VDBL，VDH以及基极电位VBB的大小关系为VBB＝VDBL(-0.75V)＜VWL＝VDBH＝VSS(0V)＜VDL(1.5V)＜VDH(2.5V)＜VPP(3V)时，能够减少内部电源数。又，虽然负电源数增加，但是当VBB＜VDBL(-0.5V)时，具有能够抑制存储单元的衬底偏压变动的效果。进一步，通过VDH＝VPP(3V)，能够用更大的电源激活读出驱动器。
又，电源电压的设定也可以考虑如[文献6]所示的字线备用电平为负电压的负字方式。为了使负字线方式适用于上述本申请实施例，令VBB＝VDBL＝VWL(-0.75V)＜VDBH＝VSS(0V)＜VDL(1.5V)＜VDH＝VPP(2.25V)。当采用这种方式时具有减少内部电源电平数的效果。又，虽然电源电平数增加，但是当VBB＜VDBL＜VWL或VBB＜VWL＜VDBL，VBB＜VDBL＝VWL和VBB与其它电源不同时，如果能够降低存储单元阵列的衬底偏压VBB的变动，则能够得到改善存储单元数据保持特性的效果。
以上说明的VDH希望使用外部电源VCC，但也可以使用升压电路产生的升压电平和降压电路产生的降压电平。
<实施例6>
在以上的实施例中，我们研讨了过激励方式，但是当降低电源电压时，需要考虑与降低读出放大器的阈值电压Vt的构成并用的必要性。这是为了通过对用低阈值电压的MOS的读出放大器进行过激励，可以达到进一步减小可以工作的数据线的振幅，达到使电力低消耗化的目的。但是，因为低阈值MOS使亚阈值电流增加，备用时的电流消耗增加，所以使我们担心与在SDRAM上看到的激活备用状态的匹配性。因此在这个实施例中，我们指出了用低阈值MOS的读出放大器在锁存数据的状态中减小亚阈值电流的方法。
图20是表示通过放大来自数据线的信号并锁存在读出放大器中时的读出放大器的亚阈值电流的图。在SDRAM中，保持根据行激活指令用读出放大器放大并锁存特定的1字份的存储单元数据的状态，将该工作状态称为激活备用状态。预先将数据保存在读出放大器中，以便进行高速存取。这时如图20所示，在读出放大器的数据保存状态中，每一个读出放大器都流过亚阈值电流i。关于VDL和VDBH之间串联连接的读出放大器CMOS，PMOS或NMOS中的一方在栅极和源极间加上0V处于断开状态，但是应该考虑到阈值电压低不会完全断开，还有亚阈值电流流动。因此，如图21的波形图所示，结果，从电源VDL到VDBH具有漏电流ni。例如，用Vt为0.1V的晶体管，64k个读出放大器处于激活备用状态时，约有3mA的亚阈值电流在流动，妨碍实现低电力化。进一步，晶体管的Vt降低0.1V，亚阈值电流约增大10倍。所以当制造产生Vt的散乱时和在使Vt降低的高温下，存在低Vt MOS的亚阈值电流很大这样的问题。
在图15中，画出了将本申请的降低激活备用时亚阈值电流的方式应用于采取过激励方式的SA构成中的电路。共通的电路构成沿用了到此所述的实施例中的电路，特别是当与图3所示的电路进行比较时对此很容易了解。
首先，我们说明降低本发明的读出放大器漏电流的原理。读出放大器SA放大了存储单元的数据后，CSN达到VDBH，CSP达到VDL。这时的SA包含的MOS的衬底偏压的设计值，例如在NMOS晶体管中为VBB。这里，CSN的电平从VDBH到VDBH′(＞VDBH)，衬底偏压上升(VDBH′-VDBH)，由于衬底偏压效果，NMOS晶体管的Vt上升。即，NMOS栅极和源极处于短路状态，加在背栅上的电压(衬底电压)一定，源极电位(＝栅极电位)成为高电压。因此，我们可以利用背栅和源极之间的电压变大，因为相对地在背栅上加上深的偏压所以NMOS的阈值上升这个现象。同样地，由于CSP的电平从VDL到VDL′(＜VDL)，NMOS晶体管的Vt上升。通过由于CSN和CSP的电平变化引起Vt上升，能够减小决定SA漏电流的亚阈值漏电流，结果，能够减小从VDL到VDBH的漏电流。在为了得到以上效果的本发明的实施例中，其特征是具有用于在备用时，激活时，激活备用时，改变公用源极CSN，CSP的电平的器件。
图15中与图3不同的地方是分别将P侧和N侧的用于恢复的开关置换成Zp和Zn。Zp和Zn是供给P侧和N侧的恢复电位，同时按照控制信号变更这个恢复电位的器件。我们取Zn的工作为例说明它的作用。读出放大器放大初期根据QDN1用VDBL过激励CSN，过激励停止后Zn根据SN的控制信号，将恢复电位VDBH供给CSN。经过预定时间后成为激活备用状态，根据SN3的控制信号，Zn将CSN驱动到VDBH′(＞VDBH)。
其次，在图16(a)～(d)中画出了图15中的Zn构成例。在图16(a)所示的构成中，在CSN和VDBH之间附加与QDN并列的高Vt的NMOS QDN3。QDN3由栅极长宽比W/L在QDN的1/500以下那样的低驱动力的晶体管构成，激活时将VDBH′(＞VDBH)供给CSN。即便SN3导通，因为阻抗高读出放大器的漏电流流过时产生电压下降，使CSN上升到VDBH′，用负反馈效果减小漏电流。设定QDN3的衬底电位使其与QDN相等。在读出放大器激活状态中，至少在QDN非激活状态时，激活QDN3。初期读出时可以与激活QDN同时激活QDN3。为了激活QDN3，将CN3设定在从VDBH到VDL。
在图16(b)中，在CSN和VDBH之间附加与QDN并列的低Vt的PMOS QDN3的构成中，当用栅极信号SN3进行激活时，将比VDBH高出QDN3的Vt的电源供给CSN。将QDN3的基极电位设定在VDL或与SA的PMOS相等的电位上。在读出放大器激活状态中，至少在QDN非激活状态时，激活QDN。对QDN3进行激活时，将SN3设定在从VDL到VDBH上。
在图16(c)中，作为Zn的构成，将使VDBH′成为电源的高Vt的NMOS QDN3与CSN连接起来。所以，对于这个电路，前提是制成形成VDBH′(＞VDBH)的电源电路。VDBH′是由电阻分压电路和电压限幅电路等形成的。将QDN3的衬底电位设定在与QDN的衬底电位相等的电位上。通过用SN3激活QDN3，将VDBH′供给CSN。在读出放大器激活状态中，在QDN非激活状态时激活QDN3。在激活QDN3时，将SN3设定在从VDL到VDBH。
在图16(d)的构成中，通过由SN对QDN的栅极电压大小进行控制，用QDN实现Zn的效果。在激活备用时QDN的接通电阻变高，使CSN的电平成为VDBH′那样地对栅极信号SN3进行控制。在本构成中，因为没有追加晶体管，所以与其它实施例比较使SN的控制变得较复杂，但是能够使读出放大器周围的布局变得较容易。
在图17(a)到(d)中，画出了Zp的构成例。它们将在图16(a)到(d)中所述的电路改变成用于P侧的高电平的电路，可以与图16的电路同样地进行理解。
在图18中画出了将图16(c)和图17(c)应用于图15的Zn和Zp构成时的工作波形图。在输入行激活指令(RowACT)后，PCS从VDL转移到VDBH，停止预充电工作。因为从预充电结束后到读出放大器保存数据的工作顺序与上述实施例2相同，所以省略对它们的说明。SA通过过激励工作和恢复工作结束放大工作处于确定数据的状态，如上述那样漏电流在VDL和VDBH之间流动，每1个SA的漏电流为i，在子存储器阵列n个SA与公用源极线连接时，从VDL到VDBH的漏电流总和为ni。
为了减小漏电流，在输入行激活信号经过一定时间后，读出放大器充分放大了从存储单元读出的信号后，不使SN和SP激活，代之使SN3和SP3激活。结果，CSN从VDBH到VDBH′，将CSP设定在从VDL到VDL′。这时，构成SA的NMOS的衬底电位相对地上升(VDBH′-VDBH)，同样地PMOS的衬底电位相对地上升(VDL′-VDL)，通过衬底偏压效果可以同时实现高Vt化和减小亚阈值漏电流。
激活备用状态的数据线对间的振幅(VDL′-VDBH′)设计值的最小值，根据读出放大器的灵敏度来设定。当设定数据线振幅为1.4V时，即便将数据线对的振幅(VDL′-VDBH′)设定在600mV左右并输入读指令时，也不会引起数据的破坏，并可以减小在激活备用状态中的漏电流。
现在我们说明为了结束激活备用状态，输入预充电指令后的工作。根据预充电指令不使SN3和SP3激活，而激活SN和SP。因此，将数据线对重写在VDBH或VDL上。此后，不使数据线激活，使它从VPP到VWL，不使SN，SP激活。最后，用PCS将数据线对CSN，CSP预充电到预充电电平VDL/2。
此外，根据本发明，也能够得到减小用低Vt MOS的预充电电路和列开关的漏电流的效果。在激活备用状态，预充电控制信号PCS和Y选择信号YS0，YS1达到VDBH，VSS，VDBL中的任何一个。当使读出放大器内的NMOS的衬底电位共通时，在串联地插入包含在预充电电路PC中的数据线之间的NMOS上衬底偏压的效果除了使工作Vt上升外，还因为使栅极和源极间的电压成为负电压，所以能够减小预充电电路的漏电流。这时，能够减小从VDL到VDBH之间流动的漏电流。由于同样的理由，供给包含在预充电电路PC中的VDL/2，也能够减小从与数据线低电平连接的NMOS的VDL/2到VDBH的漏电流。进一步，I/O线对的预充电电平与数据线对的具有相同高度时，能够减小与IO线和低电平端数据线连接的NMOS上的漏电流。
此外，本发明不限定于使读出放大器激活时的CSN和CSP激活的方式和激活MOS的配置方式，能够适用于具有交叉耦合型的电路构成的SA构成。例如，过激励方式的实施例1到5也可以适用于不是过激励方式的读出方式，能够减小电力消耗。
在不用过激励方式的读出放大器上实施的例子如图19所示。在本构成中，我们希望具有使读出放大器的PMOS对的衬底电位为VDL的构成，并将QDP和QDP3的衬底电位也同样地设定在VDL上。
产业上利用的可能性我们简单地说明了通过本申请中揭示的发明中的代表性的电路设计得到的效果，这些效果如下所示。如果根据本发明，在过激励方式的读出放大器中，通过将多个用于过激励的读出驱动器分散地配置在读出放大器部分上，能够减小在多个读出放大器之间进行读出时的公用源极电位差。进一步，在所有的读出放大器上用栅极信号控制过激励期间。因此，具有能够减小过激励的远近端差的优点。结果，能够一面保证高速读出工作，一面又能够抑制电力消耗实现电力低消耗化。
权利要求
1.半导体器件，其特征是它具有用于将在多条数据线上从多个存储单元读出的信号在对应的上述数据线上放大到第1电压的多个读出放大器，将上述多个读出放大器的电源供给节点共通地连接起来的第1配线，用于从上述第1配线的一端供给上述第1电压的第1开关，沿上述多个读出放大器设置的，供给比上述第1电压大的第2电压的第2配线，和在上述第1配线和上述第2配线之间分布地设置的第2开关。
2.权利要求1的半导体器件，其特征是上述第2配线是网状电源配线。
3.权利要求1的半导体器件，其特征是当使上述多个读出放大器激活时，使上述第2开关在预定期间导通后，导通上述第1开关。
4.半导体器件，其特征是它是具有包含多个子存储器阵列的存储器阵列的半导体器件，上述多个子存储器阵列中的各阵列备有设置在第1方向上延伸的多条字线和第2方向上延伸的多条数据线的交点上的多个存储单元，与上述多条数据线中的各条对应地设置的，分别包含交叉耦合的第1导电类型的第1MISFET对和第2导电类型的第2MISFET对的多个读出放大器，在上述第1方向上延伸设置的，与上述多个读出放大器的第1MISFET对的源极耦合的第1共通源极线，在上述第1方向上延伸设置的，与上述多个读出放大器的第2MISFET对的源极耦合的第2共通源极线，在上述第1方向上延伸设置的，供给第1电位的第1电源配线，在上述第1方向上延伸设置的，供给第2电位的第2电源配线，供给第3电位的第3电源配线，对于上述多个读出放大器设置在预定数目的上述每个读出放大器上的，设置在上述第1共通源极线和上述第1电源配线之间的多个第1开关，对于上述多个读出放大器设置在预定数目的上述每个读出放大器上的，设置在上述第2共通源极线和上述第2电源配线之间的多个第2开关，和设置在上述第1共通源极线和上述第3电源配线之间的第3开关，上述第3电位在上述第1电位和上述第2电位之间，在对应的上述数据线上，将从上述存储单元读出的信号放大到上述第2电位或上述第3电位。
5.权利要求4的半导体器件，其特征是当在对应的上述数据线上读出存储在上述存储单元中的信息时，在选出上述多条字线中的一条后，使上述多个第1和第2开关处于导通状态，经过预定期间后使上述多个第1开关处于非导通状态，同时使上述第3开关处于导通状态。
6.权利要求5的半导体器件，其特征是上述多个第1开关中的各开关都是第1导电类型的第3MISFET，上述多个第2开关中的各开关都是第2导电类型的第4MISFET，上述第1导电类型为P型，上述第2导电类型为N型，上述第1电位比上述第3电位高，上述第3电位比上述第2电位高。
7.权利要求4的半导体器件，其特征是上述多个子存储器阵列具有配置了上述多条字线，上述多条数据线，和上述多个存储单元，具有共有一个角的第1边和第2边的四角形的第1区域，沿上述第1边设置的，配置了上述多个读出放大器，上述第1和第2共通源极线，上述第1和第2电源配线，以及上述多个第1和第2开关的第2区域，沿上述第2边设置的，配置了与上述多条字线中各条对应地设置的多个字线驱动电路或用于使上述多条字线中各条与上层的多条字线配线连接的多个连接部件的第3区域，和设置了在上述第1区域的上述一个角和由上述第2及第3区域包围的区域上的，配置上述第3开关的第4区域。
8.权利要求4的半导体器件，其特征是上述多个子存储器阵列中的各阵列备有在上述第2方向上延伸设置的，在它们的交点上与上述第1电源配线连接的，供给上述第1电位的多条第4电源配线，和在上述第2方向上延伸设置的，在它们的交点上与上述第2电源配线连接的，供给上述第2电位的多条第5电源配线。
9.权利要求8的半导体器件，其特征是上述多条第4和第5电源配线对于上述多个读出放大器以一条的比例设置在预定数目的上述读出放大器上。
10.权利要求4的半导体器件，其特征是上述多个存储单元中的各存储单元是包含1个MISFET和1个电容的动态型存储单元。
11.半导体器件，其特征是它是具有包含多个子存储器阵列的存储器阵列的半导体器件，上述多个子存储器阵列中的各阵列备有设置在第1方向上延伸的多条字线和第2方向上延伸的多条数据线的交点上的多个存储单元，与上述多条数据线中的各条对应地设置的，分别包含交叉耦合的第1导电类型的第1MISFET对和第2导电类型的第2MISFET对的多个读出放大器，在上述第1方向上延伸设置的，与上述多个读出放大器的第1MISFET对的源极耦合的第1共通源极线，在上述第1方向上延伸设置的，与上述多个读出放大器的第2MISFET对的源极耦合的第2共通源极线，在上述第1方向上延伸设置的，供给第1电位的第1电源配线，在上述第1方向上延伸设置的，供给第2电位的第2电源配线，供给第3电位的第3电源配线，供给第4电位的第4电源配线，对于上述多个读出放大器设置在预定数目的每个读出放大器上的，设置在上述第1共通源极线和上述第1电源配线之间的多个第1开关，对于上述多个读出放大器设置在预定数目的每个读出放大器上的，设置在上述第2共通源极线和上述第2电源配线之间的多个第2开关，设置在上述第1共通源极线和上述第3电源配线之间的第3开关，和设置在上述第2共通源极线和上述第4电源配线之间的第4开关，上述第3和第4电位在上述第1电位和上述第2电位之间，在对应的上述数据线上，将从上述存储单元读出的信号放大到上述第3电位或上述第4电位。
12.权利要求11的半导体器件，其特征是上述多个子存储器阵列具有配置了上述多条字线，上述多条数据线，和上述多个存储单元，具有共有一个角的第1边和第2边的四角形的第1区域，沿上述第1边设置的，配置了上述多个读出放大器，上述第1和第2共通源极线，上述第1和第2电源配线，以及上述多个第1和第2开关的第2区域，沿上述第2边设置的，配置了与上述多条字线中各条对应地设置的多个自线驱动电路或用于使上述多条字线中各条与上层的多条字线配线连接的多个连接部件的第3区域，和设置在由上述第1区域的上述一个角和上述第2及第3区域包围的区域上的，配置上述第3开关的第4区域。
13.权利要求12的半导体器件，其特征是当在上述数据线上读出存储在上述存储单元中的信息时，在选出上述多条字线中的一条后，使上述多个第1和第2开关处于导通状态，经过预定期间后使上述多个第1和第2开关处于非导通状态，使上述第3和第4开关处于导通状态。
14.权利要求11的半导体器件，其特征是上述多个第1开关中的各开关都是第1导电类型的第3MISFET，上述多个第2开关中的各开关都是第2导电类型的第4MISFET，上述第3开关是第1导电类型的第5MISFET，上述第4开关中是第2导电类型的第6MISFET，上述第1导电类型为P型，上述第2导电类型为N型，上述第1电位比上述第3电位高，上述第3电位比上述第4电位高，上述第4电位比上述第2电位高。
15.权利要求11的半导体器件，其特征是与上述第1和第2电源配线并列地在上述第1方向上延伸地设置上述第3和第4电源配线，将上述第3开关，对于上述多个读出放大器设置在预定数目的上述每个读出放大器上那样地分割成多个单位第3开关，和将上述第4开关，对于上述多个读出放大器设置在预定数目的上述每个读出放大器上那样地分割成多个单位第4开关。
16.权利要求15的半导体器件，其特征是上述多个子存储器阵列具有配置了上述多条字线，上述多条数据线，和上述多个存储单元，具有共有一个角的第1边和第2边的四角形的第1区域，沿上述第1边设置的，配置了上述多个读出放大器，上述第1和第2共通源极线，上述第1，第2，第3和第4电源配线，上述多个第1和第2开关，以及上述第3和第4开关的第2区域，沿上述第2边设置的，配置了与上述多条字线中各条对应地设置的多个驱动电路或用于使上述多条字线中各条与上层的多条字线配线连接的多个连接部件的第3区域。
17.权利要求16的半导体器件，其特征是当在上述数据线上读出存储在上述存储单元中的信息时，在选出上述多条字线中的一条后，使上述多个第1和第2开关处于导通状态，经过预定期间后使上述多个第1和第2开关处于非导通状态，同时使上述第3和第4开关处于导通状态。
18.权利要求15的半导体器件，其特征是上述多个第1开关中的各开关都是第1导电类型的第3MISFET，上述多个第2开关中的各开关都是第2导电类型的第4MISFET，上述多个单位第3开关中的各开关是上述第1导电类型的第5MISFET，上述多个单位第4开关中的各开关是上述第2导电类型的第6MISFET，上述第1导电类型为P型，上述第2导电类型为N型，上述第1电位比上述第3电位高，上述第3电位比上述第4电位高，上述第4电位比上述第2电位高。
19.半导体器件，其特征是它备有用于放大在对应的多条数据线上从多个存储单元读出的信号的多个读出放大器，为了从第1网状电源配线供给与上述多个存储单元的放大信号的高电平关联的第1电位设置的，设置在上述多个读出放大器中预定数目的上述每个读出放大器上的多个第1MISFET，为了从第2网状电源配线供给与上述多个存储单元的放大信号的低电平关联的第2电位设置的，设置在上述多个读出放大器中预定数目的上述每个读出放大器上的多个第2MISFET，使上述多个第1和第2MISFET具有相同的导电类型，同时使第1和第2MISFET的栅极与共通的驱动控制信号线连接。
20.权利要求19的半导体器件，其特征是上述多个第1和第2MISFET，沿上述多个读出放大器向一个方向延伸的假想线上第1MISFET和和第2MISFET交互的配置，设置在上述假想线上的上述驱动信号线成为上述多个第1和第2MISFET的栅极。
21.半导体器件，其特征是它是具有包含多个子存储器阵列的存储器阵列的半导体器件，上述多个子存储器阵列中的各阵列备有设置在第1方向上延伸的多条字线和第2方向上延伸的多条数据线的交点上的多个存储单元，与上述多条数据线中的各条对应地设置的，分别包含交叉耦合的第1导电类型的第1MISFET对和第2导电类型的第2MISFET对的多个读出放大器，在上述第1方向上延伸设置的，与上述多个读出放大器的第1MISFET对的源极耦合的第1共通源极线，在上述第1方向上延伸设置的，与上述多个读出放大器的第2MISFET对的源极耦合的第2共通源极线，在上述第1方向上延伸设置的，供给第1电位的第1电源配线，在上述第1方向上延伸设置的，供给第2电位的第2电源配线，对于上述多个读出放大器设置在预定数目的每个读出放大器上的，上述第1共通源极线和上述第1电源配线之间连接着源极和漏极路径的上述第2导电类型的多个第3MISFET，对于上述多个读出放大器设置在预定数目的每个读出放大器上的，上述第2共通源极线和上述第2电源配线之间连接着源极和漏极路径的上述第2导电类型的多个第4MISFET，在上述第1方向上延伸设置的，与上述多个第3和第4MISFET的栅极共通地连接的第1驱动控制线。
22.权利要求21的半导体器件，其特征是上述多个读出放大器的上述第1MISFET对，沿上述第1方向延伸的第1假想线配置，上述多个读出放大器的上述第2MISFET对，沿上述第1方向延伸的第2假想线配置，上述多个第3和第4MISFET，设置上述第1和第2假想线之间同时沿上述第1方向延伸的第3假想线配置。
23.权利要求22的半导体器件，其特征是上述多个第3和第4MISFET，每个交互地配置在上述第3假想线上。
24.权利要求21的半导体器件，其特征是上述多个子存储器阵列中的各阵列具有配置了上述多条字线，上述多条数据线，和上述多个存储单元，具有共有一个角的第1边和第2边的四角形的第1区域，沿上述第1边设置的，配置了上述多个读出放大器，上述第1和第2共通源极线，上述第1和第2电源配线，以及上述多个第3和第4MISFET的第2区域，沿上述第2边设置的，配置了与上述多条字线中各条对应地设置的多个驱动电路或用于使上述多条字线中各条与上层的多条字线连接的多个连接部件的第3区域，设置在由上述第1区域的上述一个角和上述第2及第3区域包围的区域上的，配置与上述第1和第2共通源极线的一端连接的预充电电路的第4区域。
25.权利要求21的半导体器件，其特征是具有将在上述多条数据线上从对应的存储单元读出的信号放大到上述第1电位或第2电位，当使上述多个读出放大器激活时，在上述第1驱动控制线上加上比上述第1电位和上述第2电位之间的电压大的电压的期间。
26.权利要求21的半导体器件，其特征是上述多个子存储器阵列中的各阵列进一步备有供给第3电位的第3电源配线，供给第4电位的第4电源配线，在上述第1共通源极线的一端和上述第3电源线之间连接着源极和漏极路径的第5MISFET，和在上述第4共通源极线的一端和上述第4电源线之间连接着源极和漏极路径的第6MISFET，上述第3电位和第4电位在上述第1电位和上述第2电位之间，上述第1电位和上述第2电位之间的电压比上述第3电位和上述第4电位之间的电压大，在对应的上述数据线上，将从上述存储单元读出的信号放大到上述第3电位或上述第4电位。
27.权利要求26的半导体器件，其特征是当放大在对应的上述数据线上从上述存储单元读出的信息时，在选出上述多条字线中的一条后，使上述多个第3和第4MISFET处于导通状态，经过预定期间后使上述多个第3和第4MISFET处于非导通状态，同时使上述第5和第6MISFET处于导通状态。
28.权利要求26的半导体器件，其特征是当上述多个第3和第4MISFET处于导通状态时，在上述第1驱动控制线上加上比上述第1电位和第2电位之间的电压大的电压。
29.权利要求26的半导体器件，其特征是上述半导体器件进一步具有用于形成为了加在上述多条字线中选出的字线上的升压电压的升压电路，当上述多个第3和第4MISFET处于导通状态时，在上述第1驱动控制线上加上上述升压电压。
30.权利要求21的半导体器件，其特征是上述多个子存储器阵列中的各阵列进一步备有在上述第1方向上延伸设置的，供给第3电位的第3电源配线，在上述第1方向上延伸设置的，供给第4电位的第4电源配线，对于上述多个读出放大器设置在预定数目的上述每个读出放大器上的，在上述第1共通源极线和上述第3电源配线之间连接着源极和漏极路径的上述第2导电类型的多个第5MISFET，和对于上述多个读出放大器设置在预定数目的上述每个读出放大器上的，在上述第2共通源极线和上述第4电源配线之间连接着源极和漏极路径的上述第2导电类型的多个第6MISFET，上述第3和第4电位在上述第1电位和上述第2电位之间，上述第1电位和上述第2电位之间的电压比上述第3电位和第4电位之间的电压大。在上述多条数据线上将从对应的存储单元读出的信号放大到上述第3电位或上述第4电位。
31.权利要求30的半导体器件，其特征是当放大在对应的上述数据线上从上述存储单元读出的信号时，在选出上述多条字线中的一条后，使上述多个第3和第4MISFET处于导通状态，经过预定期间后使上述多个第3和第4 MISFET处于非导通状态，同时使上述多个第5和第6MISFET处于导通状态。
32.权利要求30的半导体器件，其特征是当使上述第3和第4MISFET处于导通状态时，在上述第1驱动控制线上加上比上述第1电位和第2电位之间的电压大的电压。
33.权利要求30的半导体器件，其特征是上述半导体器件进一步具有用于形成为了加在上述多条字线中选出的字线上的升压电压的升压电路，当上述多个第3和第4MISFET处于导通状态时，在上述第1驱动控制线上加上上述升压电压。
34.权利要求21的半导体器件，其特征是上述第1导电类型为P型，上述第2导电类型为N型。
35.权利要求21的半导体器件，其特征是上述多个存储单元中的各个存储单元是包含1个MISFET和1个电容的动态型存储单元。
36.半导体器件，其特征是它备有设置在多条字线和多条数据线的交点上的多个存储单元，与上述多条数据线中的各条对应地设置的，分别包含交叉耦合的N型第1MISFET对和交叉耦合的P型第2MISFET对的多个读出放大器，与上述多个读出放大器的第1MISFET对的源极共通连接的第1共通源极线，与上述多个读出放大器的第2MISFET对的源极共通连接的第2共通源极线，设置在上述第1共通源极线和第1电位之间的第1驱动装置，和设置在上述第2共通源极线和第2电位之间的第2驱动装置，上述第1和第2驱动装置具有第1工作模式和第2工作模式，上述第1驱动装置在上述第1工作模式中通过具有第1阻抗将上述第1电位和上述第1共通源极线连接起来，在上述第2工作模式中通过具有比上述第1阻抗大的第2阻抗将上述第1电位和上述第1共通源极线连接起来，上述第2驱动装置在上述第1工作模式中通过具有第3阻抗将上述第2电位和上述第2共通源极线连接起来，在上述第2工作模式中通过具有比上述第3阻抗大的第4阻抗将上述第2电位和上述第2共通源极线连接起来，在上述多个读出放大器将来自对应的存储单元的信号锁存起来的状态中，流过上述多个读出放大器的电流，在第2工作模式中比在上述第1工作模式中小。
37.权利要求36的半导体器件，其特征是上述半导体器件具有在上述第1和第2工作模式中向上述第1MISFET对的背栅供给与上述第1电位相等的或比它高的电位的第1衬底偏压的器件，和在上述第1和第2工作模式中向上述第1MISFET对的背栅供给与上述第2电位相等的或比它低的电位的第2衬底偏压的器件。
38.权利要求36的半导体器件，其特征是第1和第2MISFET对的阈值电压，在上述第2工作模式中比在上述第1工作模式中大。
39.权利要求36的半导体器件，其特征是上述第1驱动装置包含并列地设置在上述第1共通源极线和上述第1电位之间的第1开关和第2开关，在上述第1工作模式中使上述第1开关选择地导通，同时在上述第2工作模式中使上述第2开关选择地导通，上述第1开关的电导比上述第2开关的电导大。
全文摘要
即便存储器阵列的电压低,读出放大器也能够高速地从存储单元读出弱信号而电力消耗很小。将用于过激励的驱动开关分散地配置在读出放大器区域内,并将用于恢复的驱动开关集中地配置在读出放大器阵列的一端。通过网状电源线供给过激励电位。每个过激励开关最初从具有比数据线的振幅电压高的电压的数据线对读出数据,实现高速读出。通过分散地配置驱动开关,能够分散读出电流并减小一端与另一端之间的读出电压差。
文档编号H01L27/108GK1341262SQ00804146
公开日2002年3月20日 申请日期2000年2月9日 优先权日1999年2月22日
发明者竹村里一朗, 伊藤清男, 关口知纪, 阪田健, 木村胜高 申请人:株式会社日立制作所