专利名称：具有金属硅化物隔离的存储阵列的制作方法
技术领域：
本发明有关存储阵列，特别是有关具有金属硅化物隔离的存储阵列。
背景技术：
在许多的应用中，电子组件通常会包括一逻辑电路组件及一存储组件，其通常是在不同的半导体底材中分开来制造的。当半导体制造技术进一步发展时，在单一的半导体底材中制造逻辑电路组件及存储组件以求更高速的操作速度已成为发展的新趋势。
然而，集成逻辑电路组件及存储组件的制造程序是一件很困难的事；因为主要作为逻辑操作的逻辑电路组件需要快速的数据传送速度，因此需要在可交换的源极/汲极区域上形成自我对准金属硅化物，例如硅化钛，以降低片电阻(sheetresistance)。而主要作为储存数据用的存储组件需要避免漏电流的产生，因为漏电流的产生可能造成储存数据的改变，因此其源极/汲极区域是不可以有金属硅化物的形成。因此，当应用传统的互补金氧半导体自我对准金属硅化物制程时，集成存储组件与逻辑电路组件至单一半导体底材的布局必须加以修正。
根据上述，当应用传统的互补金氧半导体自我对准金属硅化物制程时，防止存储组件中埋入扩散区域(buried diffusion regions)的短路效应，并降低存储胞的负载以改善存储效能是很重要的事情。
发明内容
本发明的目的在于提供一种以互补金氧半导体金属硅化物制程制造的存储阵列，利用浅沟槽隔离组件与局部氧化法所形成的隔离组件来隔离金属硅化物。
本发明的另一目的在于提供一种以互补金氧半导体金属硅化物制程制造的虚拟接地快闪存储阵列，一导体接触件每隔若干位置被放置在扩散区域的上方，而非位于埋入扩散氧化物的上方。
为实现上述目的，根据本发明一方面的以互补金氧半导体金属硅化物制程制造的存储阵列，其特点是，至少包括一半导体底材；数个第一隔离组件排列于所述半导体底材中；数个第二隔离组件排列于所述半导体底材上，所述第二隔离组件的排列平行于所述第一隔离组件的排列；数个多晶硅线位于所述第二隔离组件之上，所述多晶硅线具有空白存储功能；一导电结构位于所述半导体底材的一表面下，所述导电结构介于所述第一隔离组件之间；及一导电接触件位于所述导电结构之上。
为实现上述目的，根据本发明另一方面的具有自行对准金属硅化物的虚拟接地快闪存储阵列，其特点是，至少包括一硅底材；数个第一隔离组件排列于所述硅底材中；数个第二隔离组件排列于所述硅底材上，所述第二隔离组件的排列平行于所述第一隔离组件的排列；数个多晶硅线位于所述第二隔离组件之上，并平行于所述第一隔离组件的排列，所述多晶硅线具有空白存储功能；一导电结构位于所述硅底材的一表面下，所述导电结构介于所述第一隔离组件之间；及一导电接触件于所述导电结构之上。
为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳实施例进行详细说明。
图1A是根据本发明一较佳实施例的在存储阵列中一包含隔离组件与接触件结构的虚拟接地快闪阵列的布局示意图；图1B是根据图1A的以X-X’为截面线的剖面示意图；及图1C是根据图1A的以Y-Y’为截面线的剖面示意图。
本发明的存储阵列的不同部分并没有依照尺寸绘图。某些尺寸与其它相关尺寸相比已经被夸张，以提供更清楚的描述和本发明的理解。另外，虽然在这里画的实施例是以具有宽度与深度在不同阶段的二维中显示，应很清楚地了解到所显示的区域只是存储阵列的一部份，其中可能包含许多在三维空间中排列的组件。相对地，在制造实际的组件时，图标的区域具有三维的长度，宽度与高度。
本发明实施例将参照图1A至图1C加以说明。图1A为根据本发明的一虚拟接地快闪阵列布置(virtual ground flash array layout)。在埋入扩散区域(burieddiffusion region)13中每隔若干区域安放导体接触件15(conductive contacts)；若干隔离组件11将这些导体接触件15彼此隔离；隔离组件11会延伸至空白多晶硅线(dummy polysilicon lines)12的下方。另外，由多晶硅所形成的字符线(wordlines)13则是平行空白多晶硅线12。
图1B显示在图1A中以X-X’作为截面线的剖面示意图。在图1B中，提供一半导体底材20，例如一硅底材，半导体底材20中可以包含一或多个井结构于其中。在半导体底材20中有若干隔离组件22，例如浅沟槽隔离结构(shallow trenchisolation)(STI)，用于导体结构24。本发明的关键之一是利用隔离组件22防止导体结构24彼此间短路。在本实施例中，利用传统的互补金属氧化物半导体(CMOS)的自行对准金属硅化物的制程形成导体结构24，例如硅化钛(titanium silicide)。此外，借助导体接触件25将金属结构26与导体结构24连接起来。
参照图1C，它为图1A的以Y-Y’为截面线的剖面示意图。在半导体底材20中以传统方式，例如局部热氧化方式形成隔离组件32。半导体底材20中可以包含一个或多个井结构于其中(未图示)。作为埋入扩散氧化物(buried diffusion oxide)的隔离组件32与图1B中的隔离组件(STI)22是互相平行的。特别要强调的是，在图1B中的导体结构24是安插于空白多晶硅线36之间。这样，导体结构24被图1B中的隔离组件22与图1C中的空白多晶硅线36所围绕；利用隔离组件22与空白多晶硅线36的隔离作用可以防止导体结构24因N+埋入扩散区域34而导致短路效应。
此外，在导体结构24下有N+扩散区域35。特别要说明的是，导体接触件25是位于N+扩散区域35的上方，而非在N+埋入扩散区域34的上方。导体接触件25通过导体结构24连接到N+扩散区域35可以减少若干损害，这些损害是源于传统蚀刻埋入扩散氧化物(隔离组件32)以形成开口时所造成的。此外，空白多晶硅线36与字符线37在隔离组件32之上。与字符线37一起形成的空白多晶硅线36，由于隔离组件22延伸至其下方，因此不具备存储的功能(空白存储)，对于埋入扩散区域的隔离而言，空白多晶硅线36不具备存储功能是值得的，因为隔离组件22的延伸可能对于字符线的存储功能造成影响。
本发明的目的在于提供一种可用一般互补金属氧化物半导体(CMOS)自行对准金属硅化物制程形成的存储阵列组件。利用隔离组件加上空白线可以防止埋入扩散区域因一般的金属硅化物形成而造成短路的情形。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利保护范围；凡其它在未脱离本发明所揭示的精神的前提下所完成的种种等效改变或修饰，均应包含在下述的申请专利的保护范围内。
权利要求
1.一种以互补金氧半导体金属硅化物制程制造的存储阵列，其特征在于，至少包括一半导体底材；数个第一隔离组件排列于所述半导体底材中；数个第二隔离组件排列于所述半导体底材上，所述第二隔离组件的排列平行于所述第一隔离组件的排列；数个多晶硅线位于所述第二隔离组件之上，所述多晶硅线具有空白存储功能；一导电结构位于所述半导体底材的一表面下，所述导电结构介于所述第一隔离组件之间；及一导电接触件位于所述导电结构之上。
2..如权利要求1所述的存储阵列，其特征在于，还包括数个字符线位于所述多晶硅线之外和所述第二隔离组件之上。
3.如权利要求1所述的存储阵列，其特征在于，所述的半导体底材至少包括数个埋入扩散区域位于所述第二隔离组件之下。
4.如权利要求1所述的存储阵列，其特征在于，所述的第一隔离组件为浅沟槽隔离结构。
5.如权利要求1所述的存储阵列，其特征在于，所述的第二隔离组件是以局部氧化物氧化方式形成。
6.如权利要求1所述的存储阵列，其特征在于，所述的导体结构是以互补金氧半导体自行对准硅化物制程形成的。
7.一种具有自行对准金属硅化物的虚拟接地快闪存储阵列，其特征在于，至少包括一硅底材；数个第一隔离组件排列于所述硅底材中；数个第二隔离组件排列于所述硅底材上，所述第二隔离组件的排列平行于所述第一隔离组件的排列；数个多晶硅线位于所述第二隔离组件之上，并平行于所述第一隔离组件的排列，所述多晶硅线具有空白存储功能；一导电结构位于所述硅底材的一表面下，所述导电结构介于所述第一隔离组件之间；及一导电接触件于所述导电结构之上。
8.如权利要求7所述的存储阵列，其特征在于，还包括数个字符线位于所述多晶硅线之外、所述第二隔离组件之上。
9.如权利要求7所述的存储阵列，其特征在于，所述的硅底材至少包括数个埋入扩散区域位于所述第二隔离组件之下。
10.如权利要求7所述的存储阵列，其特征在于，所述的硅底材至少包括数个扩散区域位于所述导体结构之下。
全文摘要
本发明涉及一种以互补金氧半导体金属硅化物制程制造的存储阵列，此存储阵列包括一半导体底材，若干第一隔离组件排列于半导体底材中，若干第二隔离组件排列于半导体底材上，第二隔离组件排列平行于第一隔离组件的排列；数个多晶硅线位于第二隔离组件之上，它具有空白存储功能；一导电结构位于半导体底材的一表面下，并介于第一隔离组件之间；一导电接触件位于导电结构之上。利用第一隔离组件与多晶硅线包围导电结构可防止其短路。
文档编号H01L21/76GK1399339SQ0112440
公开日2003年2月26日 申请日期2001年7月24日 优先权日2001年7月24日
发明者周铭宏, 吕瑞霖, 黄仲仁, 黄守伟, 陈昕辉 申请人:旺宏电子股份有限公司