专利名称：形成浅沟渠隔离的方法
技术领域：
本发明涉及一种形成浅沟渠隔离(Shallow Trench Isolation)的方法，特别涉及一种形成具有保护间隙壁浅沟渠隔离的方法。
背景技术：
当集成电路的集成度不断地增加，半导体组件中主动区之间的隔离区的尺寸必须不断地缩小。传统的用于隔离主动区的区域氧化法(LOCOS)是以热氧化法形成场氧化层，而半导体组件中主动区之间有效的隔离长度则受限于以热氧化法形成的场氧化层，因此以热氧化法形成的场氧化层隔离区的隔离效果逐渐不敷所需。此外，传统的区域氧化法尚有源自于其制程本身的缺点，举例来说，硅底材上扩散层罩幕(Diffusion layer mask)的下主动区边缘的氧化造成场氧化层边缘具有一鸟嘴(Bird’s beak)的形状。
为了避免上述区域氧化法的缺点，一种利用沟渠的隔离技术被发展出来。大致上沟渠隔离的制程步骤包含蚀刻硅底材以形成一沟渠，以化学气相沉积法(CVD)沉积一氧化层以填满所述沟渠，及以化学机械研磨法(CMP)平坦化所述氧化层表面，再将主动区上方的氧化层移去。
根据上述的技术，硅底材被蚀刻至一预定的深度，并提供良好隔离效果。此外，场氧化层是以化学气相沉积法沉积，意味着相对于以热氧化法形成的场氧化层，在后续微影制程中形成的隔离区结构可维持一贯性。上述用于隔离组件的技术也就是著名的浅沟渠隔离(Shallow Trench Isolation)制程。
尽管如此，传统的浅沟渠隔离制程仍然有几项缺点。图1A显示一传统的浅沟渠隔离的剖面图。图1A中显示一底材100、一二氧化硅层102、一氮化硅层104与一线性氧化层(Linear Oxide)106。在以加热磷酸湿蚀刻制程以形成罩幕氮化硅层104时，蚀刻剂(Etchant)也会同时侵蚀底下邻近二氧化硅层102的底材100的多晶硅层或硅层。图中侵蚀点(Pitting)的形成严重破坏底材100的扩散区(Diffusion Region)或主动区(Active Region)的性质。在氮化硅层湿蚀刻移除后在缓冲多晶硅层中与在多晶硅层蚀刻后在底材中也有侵蚀点的形成。侵蚀点的形成可能源自于水、氨与硅在湿氧化制程中的化学反应。其反应机构发表于1993年以T.T.盛等人为作者的电子化学杂志第140卷第163页上的题为“由白带转变为黑带借助电子显微镜传送对库依效应罩膜的直接观察”的论文(T.T.Sheng，et al.，in the paper″From White Ribbon to BlackBeltA Direct Observation of the Kooi Effect Masking Film by TransmissionElectron Microscopy″，J.Electrochem.Soc.，vol.140，p.L.163，1993.)上。此反应机构造成底材的损坏并导致深次微米组件的优良率的下降。。为了解决上述的问题，现代半导体业界是以牺牲氧化层(Sacrificial Oxide Layer)来避免侵蚀点的问题，但这样做需额外的制程步骤与花费较多的时间。此外，由于氮化硅具有高达109达因/厘米2(dyne/cm2)拉伸应力，因此氮化硅的使用将造成底材应力，使得必须使用额外的制程步骤如形成牺牲氧化层以移除受损的底材。
传统浅沟渠隔离的另一个问题源自于氧化物蚀刻制程，如图1B所示。此浅沟渠隔离是以传统制程包括氧化层填入、化学机械研磨与蚀刻等步骤。如图1B所示，浅沟渠隔离氧化层108的转角或绝缘角处产生令人困扰的沟槽，此沟槽可能引起电路导通使得浅沟渠隔离失效。这些沟槽的所以形成是因为转角或绝缘角处的蚀刻率总是较高的缘故。
有鉴于上述传统制程的缺点，因此有必要发展出一种可克服传统制程的缺点的浅沟渠隔离结构与制程。
发明内容
本发明的一目的是提供一种形成浅沟渠隔离的方法，其中未使用任何氮化硅层因此可预防Kooi效应及氮化硅造成的底材应力。
本发明的另一目的是提供一种浅沟渠隔离结构，此结构包含保护间隙壁以保护浅沟渠隔离的转角或绝缘角。
本发明的又一目的是提供一种可靠的浅沟渠隔离结构与形成方法，以确保组件主动区域之间的隔离品质。
为实现上述目的，本发明的形成浅沟渠隔离的方法，至少包含下列步骤提供一底材，所述底材具有其上的一第一介电层于及于所述第一介电层上的一第一导体层；形成一覆盖所述第一导体层的第二介电层；形成一覆盖所述第二介电层的第二导体层；形成一沟渠进入所述第二导体层、所述第二介电层、所述第一导体层、所述第一介电层与所述底材；共形生成一覆盖所述沟渠的线性介电层；以一介电材料填满所述沟渠以形成一沟渠隔离；移除所述第二导体层；形成一覆盖所述第二介电层与所述沟渠隔离的第三介电层；非等向性蚀刻所述第三介电层与所述第二介电层以曝露出所述第一导体层；蚀刻所述第一导体层以曝露出所述第一介电层；蚀刻所述第一介电层以曝露出所述底材；及氧化所述底材。
本发明避免使用任何氮化硅材料以防范Kooi效应及氮化硅造成的底材应力并利用间隙壁保护浅沟渠隔离的转角或绝缘角部份。第一导体层至少包含多晶硅层、非晶硅层与磊晶硅被用以在浅沟渠隔离形成的制程中取代传统所用氮化硅层。本发明同时利用至少包含垫氧化层的第一介电层作为牺牲氧化层，如此就不需再进行形成牺牲氧化层的制程步骤。第一介电层如一二氧化硅层与第一导体层如一多晶硅层、非晶硅层与磊晶硅的高蚀刻选择比使得第一介电层在浅沟渠隔离形成的制程中不会受到损坏。剩余的第一导体层如一多晶硅层、非晶硅层与磊晶硅会与底材在栅极氧化层形成的过程中一同被氧化，故组件隔离品质可被维持。形成的间隙壁可保护浅沟渠隔离在各种制程步骤中如湿式蚀刻不被破坏，故主动区域之间的隔离可以确保。
为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳实施例进行详细说明。
图1A显示一传统的浅沟渠隔离的剖面图；图1B显示一传统的浅沟渠隔离的剖面图，此浅沟渠隔离在其转角处有沟槽；图2A显示一介电层与一导体层依序形成于一底材上的结果；图2B显示依序形成一介电层与一导体层于图2A中所示的结构的结果；图2C显示形成一沟渠进入图2B中所示的结构与共形生成一介电层于其上的结果；图2D显示填满沟渠以形成浅沟渠隔离并将浅沟渠隔离平坦化的结果；图2E显示移除图2D中所示的顶部导体层并接着形成一介电层于其上的结果；图2F显示非等向性蚀刻图2E中所示的结构并形成浅沟渠隔离间隙壁的结果；及图2G显示完成本发明的浅沟渠隔离并氧化底材的结果。
具体实施例方式
在此必须说明的是以下描述的制程步骤及结构并不包含完整的制程。本发明可以借助各种集成电路制程技术来实施，在此仅提及本发明所需的制程技术。
以下将根据附图对本发明进行详细的说明，请注意图中均采用简单的形式且未依照比例描绘，而尺寸均被夸大以利于了解本发明。
参考图2A所示，图中显示一介电层202与一导体层204依序形成于一底材200上。此底材200至少包含一具有<100>晶格方向的硅底材，但不限于具有<100>晶格方向的硅底材。底材200也可包含介电材料如二氧化硅与类似钻石的碳，也可包含锗、砷化镓与砷化铟。介电层202至少包含一以热氧化法形成的垫氧化层(Pad Oxide Layer)，但不限于以热氧化法形成的氧化层。介电层202的厚度为约100埃至约200埃之间，而以约200埃较佳。导体层204至少包含一多晶硅层、一非晶硅层与一磊晶硅，此多晶硅层、非晶硅层与一磊晶硅可以传统的方法形成，例如化学气相沉积法或物理气相沉积法，其它符合本发明精神的的材料也是可以被采用的。导体层204的厚度为约50埃至约200埃之间。
参考图2B所示，一介电层206与一导体层208依序形成于图2A所示的结构上。介电层206至少包含一二氧化硅层，此二氧化硅层可以传统的方法形成，例如化学气相沉积法或物理气相沉积法，但不限于二氧化硅层。介电层206的厚度为约200埃至约500埃之间。导体层208至少包含一多晶硅层、一非晶硅层与一磊晶硅，此多晶硅层、非晶硅层与磊晶硅可以传统的方法形成，例如化学气相沉积法或物理气相沉积法，而其它符合本发明精神的的材料也不应被排除。导体层208的厚度为约600埃至约1200埃之间，而以约1000埃较佳。
参考图2C所示，一沟渠(Trench)经蚀刻导体层208、介电层206、导体层204、介电层202与底材200而形成，而一介电层210共形生成于导体层208与此沟渠上。此沟渠的深度取决于此浅沟渠隔离所隔离的组件为何种组件，举例来说，对于闪存(Flash Memory)而言，此沟渠的深度为约4000埃，而对于逻辑组件如金属氧化物半导体(MOS)晶体管而言，此沟渠的深度为约2900埃。此沟渠系以非等向性蚀刻例如反应性离子蚀刻形成较佳，但其它传统的蚀刻法也可使用。介电层210至少包含一以热氧化法形成的线性氧化物(Linear Oxide)层。介电层210的厚度为约100埃至约500埃之间。
参考图2D所示，图2C中所示的沟渠被填入一介电层212，且此介电层212与介电层210位于导体层208上的部份被移除。介电层212与介电层210位于导体层208上的部份可以传统方式移除并提供一平坦的表面，例如化学机械研磨。介电层212至少包含一以高密度等离子体化学气相沉积的二氧化硅层，但不限于以高密度等离子体(High Density Plasma)化学气相沉积的二氧化硅层，其它符合本发明精神的的材料也可采用。对于现代深次微米半导体技术中，有鉴于组件尺寸均极微小，以高密度等离子体化学气相沉积法较符合需求。以高密度等离子体化学气相沉积法沉积二氧化硅层是于化学气相沉积的同时施以直流溅镀(DC-Bias Sputtering)，以含硅、含氧与含惰性气体的混合气体进行反应。高密度等离子体源提供低能量而密度高于1012cm-2的离子。以高密度等离子体化学气相沉积法沉积二氧化硅层也可以交流溅镀(RF Sputtering)进行以避免电荷蓄积。于沉积时，施加直流偏压以加速氩(Argon)离子以溅击并控制沉积薄膜的性质，沉积速率等。高密度等离子体化学气相沉积法可形成高品质、良好热稳定性、低湿气吸附性与优良的机械性质的氧化物层。高密度等离子体化学气相沉积法是以化学气相沉积的同时加上直流溅击以加强沟填(Gap-Filling)能力。
参考图2E所示，导体层208被移除且一介电层214接着共形生成于图中所示的结构。导体层208以干式蚀刻法例如反应性离子法移除较佳。其它可移除导体层208的方法如湿式蚀刻法也不应被排除。介电层214至少包含一以低压化学气相沉积法形成的二氧化硅层，但不限于以低压化学气相沉积法形成的二氧化硅层。
参考图2F所示，介电层214、介电层206与导体层204被非等向性蚀刻以形成保护间隙壁。图2F中所示的结构是以传统的制程步骤至少包含非等向性蚀刻介电层214以干式蚀刻法如反应性离子蚀刻法，非等向性蚀刻介电层206采用干式蚀刻法如反应性离子蚀刻法与非等向性蚀刻导体层204采用干式蚀刻法如反应性离子蚀刻法。介电层214与介电层206也可同时被蚀刻，且由于介电层206如一二氧化硅层与导体层204如一多晶硅层的高蚀刻选择比(Selectivity Ratio)，导体层204被用作为蚀刻终止(Etching-Stop)层以保护底下的介电层202。由于导体层204对介电层202的高蚀刻选择比，使得蚀刻导体层204时不会使介电层202被蚀刻。介电层202如垫氧化层被用作为牺牲氧化层(Sacrificial Oxide Layer)，如此就不需再进行形成牺牲氧化层的制程步骤。接着为了形成主动区域，n型布植离子如磷离子或是p型布植离子如硼离子布植进入底材200。
参考图2G所示，介电层202被蚀刻以暴露出底材200，且底材200如一硅底材与导体层204如一多晶硅层被以传统的方法氧化以形成一栅极氧化层(GateOxide Layer)218。介电层202被蚀刻采用传统的方法例如干式蚀刻法或湿式蚀刻法。导体层204如一多晶硅层在底材200氧化时同时被氧化以形成一介电层216如一二氧化硅层。导体层204如一多晶硅层具有大约二倍于底材200如一硅底材的氧化速率，故导体层204如一多晶硅层将转变成介电层216如一二氧化硅层。
本发明避免使用任何氮化硅材料以防范Kooi效应及氮化硅造成的底材应力并利用间隙壁保护浅沟渠隔离的转角或绝缘角部份。导体层204至少包含多晶硅层或非晶硅层被用以在浅沟渠隔离形成的制程中取代传统所用氮化硅层。本发明同时利用至少包含垫氧化层的介电层202作为牺牲氧化层，这样就不需再进行形成牺牲氧化层的制程步骤。介电层206如一二氧化硅层与导体层204如一多晶硅层或非晶硅层的高蚀刻选择比使得介电层202在浅沟渠隔离形成的制程中不会受到损坏。剩余的导体层204如一多晶硅层或非晶硅层会与底材200在栅极氧化层218形成的过程中一同被氧化，故组件隔离品质可被维持。形成的间隙壁可保护浅沟渠隔离在各种制程步骤中如湿式蚀刻不被破坏，故主动区域之间的隔离可以确保。
上述结合附图予以说明的本发明的较佳实施例仅为用于说明并非用于限制本发明，因此，其它不脱离本发明的精神的等效改变或修饰均应包含在的本发明申请的专利保护范围内。
权利要求
1.一种形成浅沟渠隔离的方法，其特征在于，至少包含下列步骤提供一底材，所述底材具有其上的一第一介电层于及于所述第一介电层上的一第一导体层；形成一覆盖所述第一导体层的第二介电层；形成一覆盖所述第二介电层的第二导体层；形成一沟渠进入所述第二导体层、所述第二介电层、所述第一导体层、所述第一介电层与所述底材；共形生成一覆盖所述沟渠的线性介电层；以一介电材料填满所述沟渠以形成一沟渠隔离；移除所述第二导体层；形成一覆盖所述第二介电层与所述沟渠隔离的第三介电层；非等向性蚀刻所述第三介电层与所述第二介电层以曝露出所述第一导体层；蚀刻所述第一导体层以曝露出所述第一介电层；蚀刻所述第一介电层以曝露出所述底材；及氧化所述底材。
2.如权利要求1所述的方法，其特征在于，所述第一介电层至少包含一二氧化硅层。
3.如权利要求1所述的方法，其特征在于，所述第一导体层至少包含一硅层。
4.如权利要求3所述的方法，其特征在于，所述第一导体层至少包含一多晶硅层。
5.如权利要求1所述的方法，其特征在于，所述第二导体层至少包含一硅层。
6.如权利要求1所述的方法，其特征在于，所述介电材料至少包含二氧化硅。
7.如权利要求5所述的方法，其特征在于，所述第二导体层至少包含一多晶硅层。
8.如权利要求1所述的方法，其特征在于，所述第三介电层至少包含一二氧化硅层。
9.一种形成浅沟渠隔离的方法，其特征在于，至少包含下列步骤提供一底材，所述底材具有一其上的垫氧化层于及一于所述垫氧化层上的第一导体层；形成覆盖所述第一导体层的一第一介电层；形成覆盖所述第一介电层的一第二导体层；形成一沟渠进入所述第二导体层、所述第一介电层、所述第一导体层、所述垫氧化层与所述底材；共形生成一覆盖所述沟渠的线性氧化层；以一介电材料填满所述沟渠以形成一沟渠隔离；移除所述第二导体层；形成一覆盖所述第一介电层与所述沟渠隔离的第二介电层；非等向性蚀刻所述第二介电层与所述第一介电层以曝露出所述第一导体层；蚀刻所述第一导体层以曝露出所述垫氧化层；蚀刻所述垫氧化层以曝露出所述底材；及氧化所述底材。
10.一种形成浅沟渠隔离的方法，其特征在于，至少包含下列步骤提供一底材，所述底材具有其上的一垫氧化层于及一于所述垫氧化层上的导体层；形成一覆盖所述导体层的第一介电层；形成一覆盖所述第一介电层的多晶硅层；形成一沟渠进入所述多晶硅层、所述第一介电层、所述导体层、所述垫氧化层与所述底材；共形生成一覆盖所述沟渠的线性氧化层；以一介电材料填满所述沟渠以形成一沟渠隔离；移除所述多晶硅层；形成一覆盖所述第一介电层与所述沟渠隔离的第二介电层；非等向性蚀刻所述第二介电层与所述第一介电层以曝露出所述导体层；蚀刻所述导体层以曝露出所述垫氧化层；蚀刻所述垫氧化层以曝露出所述底材；及氧化所述底材。
全文摘要
一种形成浅沟渠隔离的方法包括提供一底材，其上具有第一介电层及第一导体层；形成第二介电层覆盖第一导体层；形成第二导体层覆盖第二介电层；形成一沟渠进入第二导体层、第二介电层、第一导体层、第一介电层与底材；共形生成一线性介电层覆盖沟渠；以一介电材料填满沟渠以形成一沟渠隔离；移除第二导体层；形成第三介电层覆盖第二介电层与沟渠隔离；非等向性蚀刻第三介电层与第二介电层以曝露出第一导体层；蚀刻第一导体层以曝露出第一介电层；蚀刻第一介电层以曝露出底材；及氧化底材。本发明不需再进行形成牺牲氧化层的制程步骤，组件隔离品质也不会受到影响，同时避免使用任何氮化硅材料以防范库依(Kooi)效应及氮化硅造成的底材应力。
文档编号H01L21/76GK1400651SQ01125088
公开日2003年3月5日 申请日期2001年8月3日 优先权日2001年8月3日
发明者赖二琨, 黄守伟, 黄宇萍 申请人:旺宏电子股份有限公司