专利名称：用于内嵌式存储器逻辑电路三维空间元件结构及制作方法
技术领域：
本发明涉及一种内嵌式存储器逻辑电路，特别是有关于一种应用于内嵌式存储器逻辑电路的三维空间元件结构及其制作方法。
但是，随着集成电路的集成度日益增加，在同一芯片上的存储装置与逻辑装置混合设置，其彼此间会因制程上和结构上的不同产生一高度落差值，造成插塞接触孔深宽比(aspect ratio)越来越大，无法符合目前内嵌式半导体存储器元件的需求。
为实现上述目的，本发明提出一种应用于内嵌式存储器逻辑电路的三维空间元件的制作方法，其步骤包括，于一半导体硅基底材料上定义出至少一第一凹陷区与至少一凸状硅岛区，其中该第一凹陷区底部露出该半导体硅基底材料表面，而该凸状硅岛区包括一硅层和氧化层，其中该硅层为表层，该氧化层位于该硅层跟该半导体硅基底材料之间，形成至少一第一金属氧化半导体元件于该凹陷区上，形成至少一第二金属氧化半导体元件于该凸状硅岛区上，全面性形成一第一沉积层，实施一平坦化步骤于该第一沉积层，于该第一沈积层定义出一第二凹陷区于该第一凹陷区上方，形成至少一电容结构于该第二凹陷区，而该电容结构依藉一第一接触洞来连接于该半导体硅基底材料表面，全面性形成一第二沉积层，于该凸状硅岛区上方定义出一第二接触洞，其中该第二接触洞底部露出该凸状硅岛区表面，且该第二接触洞开口位于该第二沉积层表面。
进一步，该氧化层为二氧化硅层；该第一沉积层为二氧化硅、氮化硅和氮氧化硅其中之一；该第二沉积层为二氧化硅、氮化硅和氮氧化硅其中之一；该平坦化步骤为化学机械式研磨法；该第一接触洞和第二接触洞为填充导电金属材料；该第一金属氧化半导体元件为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一；该第二金属氧化半导体元件为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一。
为实现上述目的，本发明的目的还提出另外一应用于内嵌式存储器逻辑电路之三维空间元件结构，包括有，一半导体硅基底材料，在该半导体硅基底材料上定义出至少一第一凹陷区与至少一凸状硅岛区，其中该第一凹陷区底部露出该半导体硅基底材料表面，而该凸状硅岛区包括一硅层和氧化层，其中该硅层为表层，该氧化层位于该硅层跟该半导体硅基底材料之间；一存储器区，设置于该凹陷区上，包括至少一第一金属氧化半导体元件于该凹陷区上，以及至少一电容结构和至少一第一接触洞；一逻辑电路区，设置于该凸状硅岛区上，包括至少一第二金属氧化半导体元件和至少一第二接触洞于该凸状硅岛区上。
进一步，该氧化层为二氧化硅层；第一金属氧化半导体元件为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一；第二金属氧化半导体元件为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一；该第一接触洞和第二接触洞填充导电金属材料。
本发明的优点是由于将存储器和逻辑电路分别形成在凹陷区及凸状区，因此，在内嵌式半导体存储装置中减少了两个区域(存储器和逻辑元件)间的高度差，降低了插塞接触孔的深宽比。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图
，作详细说明如下
图6是本发明实施例形成应用于内嵌式存储器逻辑电路的三维空间元件的整体结构示意图。
如图2所示，形成至少一第一金属氧化半导体元件20在该凹陷区12上，其中该第一金属氧化半导体元件20为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一。形成至少一第二金属氧化半导体元件22于该凸状硅岛区上14，其中该第二金属氧化半导体元件22为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一。
如图3所示，全面性形成一第一沉积层24，随后实施一平坦化步骤于该第一沉积层24，其中该第一沉积层24为二氧化硅、氮化硅和氮氧化硅其中之一，而该平坦化步骤为化学机械式研磨法。
如图4所示，于该第一沉积层24定义出一第二凹陷区26于该第一凹陷区12上方(该第一凹陷区12在本图中已被该第一沉积层24所填满，故未标示于本图中)。
如图5所示，形成至少一电容结构28于该第二凹陷区26(该第一凹陷区12在图4中已被该第一沉积层24所填满，故未标示于本图中)，而该电容结构28依助一第一接触洞30来连接于该半导体硅基底材料10表面，全面性形成一第二沉积层32，于该凸状硅岛区14上方定义出一第二接触洞34，其中该第二接触洞34底部露出该凸状硅岛区14表面的该硅层16，且该第二接触洞34开口位于该第二沉积层32的表面，其中该第一接触洞30和第二接触洞34为填充导电金属材料。
依据上述制造方法，制作而得的应用于内嵌式存储器逻辑电路的三维空间元件，其主要结构如图6所示，包括有，一半导体硅基底材料10，在该半导体硅基底材料10上定义出至少一第一凹陷区12与至少一凸状硅岛区14，其中该第一凹陷区12底部露出该半导体硅基底材料10表面，而该凸状硅岛区14包括一硅层16和氧化层18，其中该硅层16为表层，该氧化层18位于该硅层16跟该半导体硅基底材料10之间，其中该氧化层18为二氧化硅层，用来作为隔离绝缘。
一存储器区36，设置于该凹陷区12上，包括至少一第一金属氧化半导体元件20于该凹陷区12上，以及至少一电容结构28和至少一第一接触洞30，其中该第一金属氧化半导体元件20为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一。
一逻辑电路区38，设置于该凸状硅岛区14上，包括至少一第二金属氧化半导体元件22和至少一第二接触洞34于该凸状硅岛区14上，其中该第二金属氧化半导体元件22为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一。
利用本发明的方法所形成的应用于内嵌式存储器逻辑电路的三维空间元件，其中由于逻辑电路区是以SOI(Silicon On Insulator)技术设置于凸状硅岛区上，可以增加逻辑电路区的晶体管的性能。而且利用本发明的方法可以解决存储器区和逻辑电路区因制作工艺流程上和结构上的不同所产生高度落差值的问题，缩减插塞接触孔的深宽比(aspect ratio)。
本发明虽以较佳实施例公开如上，但是它并不是用来限定本发明的范围，任何熟习此项技艺者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围应当视本专利申请的权利要求范围所界定的为准。
权利要求
1.一种应用在内嵌式存储器逻辑电路的三维空间元件的制作方法，其步骤包括在一半导体硅基底材料上定义出至少一第一凹陷区与至少一凸状硅岛区，其中该第一凹陷区底部露出该半导体硅基底材料表面，而该凸状硅岛区包括一硅层和氧化层，其中该硅层为表层，该氧化层位在该硅层跟该半导体硅基底材料之间；形成至少一第一金属氧化半导体元件在该凹陷区上；形成至少一第二金属氧化半导体元件在该凸状硅岛区上；全面性形成一第一沉积层；实施一平坦化步骤在该第一沉积层；在该第一沉积层定义出一第二凹陷区在该第一凹陷区上方；形成至少一电容结构在该第二凹陷区，而该电容结构依藉一第一接触洞来连接在该半导体硅基底材料表面；全面性形成一第二沉积层；在该凸状硅岛区上方定义出一第二接触洞，其中该第二接触洞底部露出该凸状硅岛区表面，且该第二接触洞开口位在该第二沉积层表面。
2.如权利要求1所述的应用在内嵌式存储器逻辑电路的三维空间元件的制作方法，其特征在于，所述的氧化层为二氧化硅层。
3.如权利要求1所述的应用在内嵌式存储器逻辑电路的三维空间元件的制作方法，其特征在于，所述的第一沉积层为二氧化硅、氮化硅和氮氧化硅其中之一。
4.如权利要求1所述的应用在内嵌式存储器逻辑电路的三维空间元件的制作方法，其特征在于，所述的第二沉积层为二氧化硅、氮化硅和氮氧化硅其中之一。
5.如权利要求1所述的应用在内嵌式存储器逻辑电路的三维空间元件的制作方法，其特征在于，所述的平坦化步骤为化学机械式研磨法。
6.如权利要求1所述的应用在内嵌式存储器逻辑电路的三维空间元件的制作方法，其特征在于，所述的第一接触洞和第二接触洞为填充导电金属材料。
7.如权利要求1所述的应用在内嵌式存储器逻辑电路的三维空间元件的制作方法，其特征在于，所述的第一金属氧化半导体元件为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一。
8.如权利要求1所述的应用在内嵌式存储器逻辑电路的三维空间元件的制作方法，其特征在于，所述的第二金属氧化半导体元件为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一。
9.一种应用在内嵌式存储器逻辑电路的三维空间元件结构，包括一半导体硅基底材料，一存储器区，一逻辑电路区，其特征在于，在该半导体硅基底材料上定义出至少一第一凹陷区与至少一凸状硅岛区，其中该第一凹陷区底部露出该半导体硅基底材料表面，而该凸状硅岛区包括一硅层和氧化层，其中该硅层为表层，该氧化层位在该硅层跟该半导体硅基底材料之间；该存储器区，设置在该凹陷区上，包括至少一第一金属氧化半导体元件在该凹陷区上，以及至少一电容结构和至少一第一接触洞；该逻辑电路区，设置在该凸状硅岛区上，包括至少一第二金属氧化半导体元件和至少一第二接触洞在该凸状硅岛区上。
10.如权利要求9所述的应用在内嵌式存储器逻辑电路的三维空间元件结构，其特征在于，所述的氧化层为二氧化硅层。
11.如权利要求9所述的应用在内嵌式存储器逻辑电路的三维空间元件结构，其特征在于，所述的第一金属氧化半导体元件为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一。
12.如权利要求9所述的应用在内嵌式存储器逻辑电路的三维空间元件结构，其特征在于，所述的第二金属氧化半导体元件为P型金属氧化半导体的晶体管或N型金属氧化半导体的晶体管其中之一。
13.如权利要求9所述的应用在内嵌式存储器逻辑电路的三维空间元件结构，其特征在于，所述的第一接触洞和第二接触洞填充导电金属材料。
全文摘要
一种应用于内嵌式存储器逻辑电路的三维空间组件结构及其制作方法，主要是将存储器件形成于凹陷区(硅基板上面)而将逻辑电路形成于凸状区(SOI基板上面)；通过在凸状区上形成逻辑电路以增进组件动作的速度，又由于存储器与逻辑电路系分别形成在凹陷区及凸状区，故可以减少制作完成后，两个区域(存储器与逻辑组件)间的高度差。
文档编号H01L21/70GK1438695SQ0210501
公开日2003年8月27日 申请日期2002年2月10日 优先权日2002年2月10日
发明者吴忠政, 吴协霖 申请人:台湾积体电路制造股份有限公司