专利名称：形成低介电常数材料的方法及产品的制作方法
技术领域：
本发明涉及一种半导体材料的制造方法，特别涉及一种形成低介电常数材料的方法及利用此方法所制造的低介电常数材料。
为了有效地降低导线间寄生电容(parasitic capacitance)和元件的RC延迟，内连线的制作过程逐渐使用具有低介电常数(例如k＝2.5-3.0)的有机介电材料等，来取代传统的二氧化硅以及氮化硅等材料(k例如为4以上)，上述有机介电材料例如为，伸芳香基醚类聚合物(poly(arylene ether)polymer)。
传统的介质材料(氧化硅)的介电常数约4.2，以有机材料或无机材料都可将介电常数降低。有机材质如FLARE(Allied Signal产制)、PAE-2(Schumacher产制)可以旋转涂怖方式完成。而无机材质大致上以化学气相沉积(CVD)方式完成，例如氟玻璃(FSG)。近来，利用甲基硅烷(methyl silane)为原料气体所沉积的低介电常数层(SiOx(CH3)3-x；BD)，介电常数值仅2.0-2.7，为目前发展低介电常数层的重要材料之一。然而，此种材料的性质并不稳定，其介电常数值容易受到水气与化学攻击(如蚀刻、去灰)的影响而上升。
Ravi于美国专利5,807,785说明一种用于金属线间填沟(gap filling)的二氧化硅三明治层。首先，利用利用四乙基硅硅酸盐(TEOS)及含氟化合物的电浆辅助化学气相沉积(PECVD)形成阻障层。接着利用TEOS的次常压化学气相沉积(subatmospheric CVD，SACVD)以形成一填沟层。调整两层的厚度以达到整体介电常数近似于3.6-3.7。
另外，近来aerogel、xerogel、nanoglass等含有微细多孔隙(tinyporosity)的玻璃(二氧化硅)材料，例如在二氧化硅的中掺入碳与氢，亦被当作低介电常数材料使用，其能够降低金属内连线之间的寄生电容与RC延迟，进而提升元件之间的传输效率。
另外，请参考
图1a-图1b，图1a是常见的形成有低介电常数材料的半导体基底的切面图，图1b是常见的于低介电常数材料的半导体基底上形成铜内连线的切面图。
请参考图1a，首先，将半导体基底101移至电浆加强型化学气相沉积反应室之中；接着，供给一氧化二氮(N2O)、硅甲烷(SiH4)、三甲基硅烷((CH3)3SiH)于上述化学气相沉积反应室，并于摄氏17-400度的温度下提供大约75W、30-60秒的射频电源于化学气相沉积反应室。如此一来，即在半导体基底101的表面上形成一掺有碳(C)与氢(H)的多孔质二氧化硅构成的低介电常数材料层102。其中，半导体基底101上已形成有若干半导体元件(未显示)与若干层的铜金属内连线(未显示)。
请参考图1b，利用传统微影制作过程与蚀刻步骤以选择性蚀穿低介电常数材料层102以形成镶嵌沟槽103，然后利用电化学沉积形成铜金属，最后以化学机械研磨法进行铜金属的平坦化以形成铜内连线104。
由于多重内连线的制作过程是由镶嵌铜导线的多层介电材料构成，此多层堆叠的结果容易导致多孔隙低介电常数材料的龟裂ck，而且容易产生电荷效应(charglng effect)而导致漏电流，此现象由C-V分析仪测出的平带电压(flat band voltage)偏高(例如-76V)得到证实。此是由于提供连续性射频电源，使得低介电常数材料的微细孔洞大都为连续性。
因此，为了使此种材料的应用更臻于完善，实有必要针对上述问题谋求改善之道。
发明内容
本发明的目的在于提供一种低介电常数的材料及其制造方法，使能够降低金属内连线的寄生电容及改善RC延迟现象，有效提升元件的传输速率，并降低应力(stress)与耐冲击特性，进而防止多层介电材料堆叠产生的龟裂。
根据上述目的，本发明提供一种形成低介电常数材料的方法，包括下列步骤提供一半导体基底，半导体基底形成有若干半导体元件；将半导基底置于一反应室；提供一硅氧气体、碳氢气体及含氧气体的混合气体于反应重以形成一低介电常数材料层；及对低介电常数材料层进行电浆硬化处理。
根据上述目的，本发明再提供一种形成低介电常数材料的方法，包括下列步骤提供一半导体基底，半导体基底形成有若干半导体元件；将半导基底置于一电浆加强型化学气相沉积反应室；提供一八甲基四硅氧烷、乙烯及氧气的混合气体于电浆加强型化学气相沉积反应室以形成一低介电常数材料层，其中电浆加强型化学气相沉积反应室的温度为摄氏0-500度；及以氢气电浆对低介电常数材料层进行硬化处理。
根据上述目的，本发明更提供一种低介电常数材料，是由下列步骤所形成提供一半导体基底，半导体基底形成有若干半导体元件；将半导基底置于一反应室；提供一硅氧气体、碳氢气体及含氧气体的混合气体于反应室以形成一低介电常数材料层；及对低介电常数材料层进行电浆硬化处理。
根据上述目的，本发明另提供一种低介电常数材料，是由下列步骤所形成提供一半导体基底，半导体基底形成有若干半导体元件；将半导基底置于一电浆加强型化学气相沉积反应室；提供一八甲基四硅氧烷、乙烯及氧气的混合气体于电浆加强型化学气相沉积反应室以形成一低介电常数材料层，其中电浆加强型化学气相沉积反应室的温度为摄氏0-500度；及以氩气电浆对低介电常数材料层进行硬化处理。
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
图2a-图2b是本发明的形成低介电常数材料的方法的流程示意图；图2c是利用本发明所制成的低介电常数材料形成的铜内连线的切面图。
请参考图2a，首先，提供一半导体基底201，将半导体基底201移至电浆加强型化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)反应室(chamber)中。其中，半导体基底201上可形成有任何所需的半导体元件(未显示)与铜金属内连线(未显示)，例如MOS或逻辑电路等；半导体基底201例如是硅基底。
接着，提供一混合气体，混合气体由硅氧气体、碳氢气体及含氧气体所组成。将混合气体供给于此电浆加强型化学气相沉积反应室中，并将电浆加强型化学气相沉积反应室的温度设定在摄氏0-450度之间。
混合气体于电浆加强型化学气相沉积反应室内与半导体基底201反应后，即在半导体基底201的表面上形成一层掺有碳(C)与氢(H)的多孔性二氧化硅构成的低介电常数材料层202；且低介电常数材料层202的介电常数约为2.4--2.6。其中，硅氧气体例如是八甲基四硅氧烷(OMCTsoctamethylcyclotetrakissiloxane，)、四甲基四硅氧烷(TMCTstetramethylcyclotetrakissiloxane，)、三甲基硅烷气体或四甲基硅烷气体等；碳氢气体例如是乙烯(C2H4)、乙炔(C2H2)、乙烷(C2H6)或甲烷(CH4)等；含氧气体例如是氧气(O2)、臭氧(O3)、一氧化碳(CO)、二氧化碳(CO2)及水气(H2O)等；载体气体例如是氖气(Ne)或氩气(Ar)。
此种于电浆加强型化学气相沉积反应室中对半导体基底201进行反应的混合气体，其中以八甲基四硅氧烷、乙烯及氧气所组成的混合气体为最佳。
请参考图2b，电浆加强型化学气相沉积反应室的温度同样维持在摄氏0-450度之间，然后，以氢气电浆对低介电常数材料层202进行硬化处理。此一以氢气电浆对低介电常数材料层202进行硬化处理的步骤，将会使低介电常数材料层202的结构更加稳定且具有强化的作用。
请参考图2c，图2c是利用本发明所制成的低介电常数材料形成的铜内连线的切面图。
利用传统微影制作过程与蚀刻步骤以选择性蚀穿低介电常数材料层202以形成镶嵌沟槽203，然后利用电化学沉积形成铜金属，最后以化学机械研磨法进行铜金属的平坦化以形成铜内连线204。
多重内连线是由镶嵌铜导线的多层介电材料构成，在进行多重叠层的多重内连线的制作过程时，由本发明所制成的低介电常数材料202不会使多层介电材料堆叠的结果导致多孔性低介电常数材料的龟裂，所以不易因产生电荷效应(charging effect)而导致漏电流。
根据本发明所提供的形成低介电常数材料的方法，所制造的低介电常数材料的介电常数可达到2.4-2.6，与常见的低介电常数材料的介电常数3.6-3.7相较之下实降低许多，可有效降低金属内连线之间的寄生电容与RC延迟，进而提升元件之间的传输效率。本发明所制造的低介电常数材料具有良好的机械特性，因此在0.13μm以下的制作过程可有很好的应用。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作等效变化，均应属于本发明的保护范围。
权利要求
1.一种形成低介电常数材料的方法，其特征在于，它包括下列步骤提供一半导体基底，并将该半导基底置于一反应室；提供一硅氧气体、碳氢气体及含氧气体的混合气体于该反应室以形成一低介电常数层；及对该低介电常数层进行电浆硬化处理。
2.如权利要求1所述的形成低介电常数材料的方法，其特征在于所述的反应室为电浆加强型化学气相沉积反应室。
3.如权利要求1所述的形成低介电常数材料的方法，其特征在于所述的硅氧气体为八甲基四硅氧烷或四甲基四硅氧烷等其中之一。
4.如权利要求1所述的形成低介电常数材料的方法，其特征在于所述的碳氩气体为乙烯、乙炔、乙烷、甲烷或其混合物。
5.如权利要求1所述的形成低介电常数材料的方法，其特征在于所述的含氧气体为氧气、臭氧、一氧化碳、二氧化碳、水气或其混合物。
6.如权利要求1所述的形成低介电常数材料的方法，其特征在于所述的反应室的温度为摄氏0-450度。
7.如权利要求1所述的形成低介电常数材料的方法，其特征在于所述的电浆为氲气电浆。
8.一种形成低介电常数材料的方法，其特征在于，它包括下列步骤提供一半导体基底，该半导体基底形成有若干半导体元件；将该半导基底置于一电浆加强型化学气相沉积反应室；提供一八甲基四硅氧烷、乙烯及氧气的混合气体于该电浆加强型化学气相沉积反应室以形成一低介电常数层，其中该电浆加强型化学气相沉积反应室的温度为摄氏0-450度；及以氢气电浆对该低介电常数层进行硬化处理。
9.一种低介电常数材料，其特征在于，该材料由下列步骤所形成提供一半导体基底，半导体基底形成有若干半导体元件；将半导基底置于一反应室；提供一硅氧气体、碳氢气体及含氧气体的混合气体于反应室以形成一低介电常数材料层；及对低介电常数材料层进行电浆硬化处理。
10.一种低介电常数材料，其特征在于，该材料由下列步骤所形成提供一半导体基底，半导体基底形成有若干半导体元件；将半导基底置于一电浆加强型化学气相沉积反应室；提供一八甲基四硅氧烷、乙烯及氧气的混合气体于电浆加强型化学气相沉积反应室以形成一低介电常数材料层，其中电浆加强型化学气相沉积反应室的温度为摄氏0-500度；及以氩气电浆对低介电常数材料层进行硬化处理。
全文摘要
本发明涉及一种形成低介电常数材料的方法，首先，提供一半导体基底，半导体基底形成有若干半导体元件，并将半导基底置于一反应室；接着，提供一硅氧气体、碳氢气体及含氧气体的混合气体于反应室中以形成一低介电常数材料层，然后，对低介电常数材料层进行电浆硬化处理。本发明能够降低金属内连线的寄生电容及改善RC延迟现象，有效提升元件的传输速率，并降低应力(stress)与耐冲击特性，进而防止多层介电材料堆叠产生的龟裂。
文档编号H01L21/31GK1464536SQ0212434
公开日2003年12月31日 申请日期2002年6月19日 优先权日2002年6月19日
发明者包天一, 柯忠祁, 黎丽萍, 章勋明 申请人:台湾积体电路制造股份有限公司