专利名称：多位存储单元及其制造方法
技术领域：
本发明涉及一种存储单元，特别涉及一种具有多位的存储单元的制造方法与构造，可有效增加单位面积下的存储单元密度，达到节省成本的目的。
背景技术：
近十年来，在非挥发性内存的领域中，许多技术即在研发如何利用电子的方式达到重复读写及抹除(erase)的功能，而高容量、低耗电量等也都是产业界所努力研发的目标。其中，闪存(Flash Memory)中，是以一个单一存储单元(cell)作为内存的单位位，它不但可以用电子的方式达到读写的功能，甚至可以在同一时间内抹除一大片内存的空间(sector or page)，所以闪存不仅具备有读取速度较快的优点，还有低耗电量的绝对优势，因此，闪存是目前半导体产业中非常重要的组件之一。
对半导体厂及消费使用者来说，降低存储单元的成本花费都是一项重要的关键，而减少存储单元的位成本的方法，通常是利用降低存储单元的尺寸以增加单位面积的存储单元的密度。
请参考图1a，图1a为现有的闪存存储单元的程序化示意图。
当现有的闪存欲进行程序化动作时，系于控制突状基底105上施加高电压，电子即从硅基底101的源极101a穿过突状基底氧化层102进入浮动突状基底103。
请参考图1b，图1b现有的闪存存储单元的抹除示意图。
当现有的闪存欲进行抹除动作时，于控制突状基底105上施加低电压或不施电压，在硅基底101的漏极101b施加高电压，电子即从浮动突状基底103穿过突状基底氧化层102回到的源极101a。
由此可知，现有的闪存一次仅可进行一组数据的程序化或抹除；由此可知，整个闪存具有的存储单元数量，即为每次最多可同时进行数据程序化或抹除的处理数据组数。
在美国专利第6011725号专利中，Eitan等人提出一种二位非挥发性电子的可抹除式半导体存储单元(Two bit non-volatile electrically erasableand programmable semiconductor memory cell utilizing asymmetricalcharge trapping)，也就是此种非挥发性EEPROM可以在二个区块中分别储存数据。
一个存储单元具有二个区块分别储存数据，表示一个存储单元可处理二组数据的程序化或抹除，因此，闪存每次最多可同时进行数据程序化或抹除的处理数据组数，即为整个闪存具有的存储单元数量的两倍。
发明内容
本发明的目的在于提供一种多位存储单元及其制造方法，增加可处理数据的位数，提高内存的数据储存量。
根据上述目的，本发明提供一种多位存储单元的制造方法，包括下列步骤提供一半导体基底，该半导体基底上形成有一半导体基底及一硬罩幕层；以硬罩幕层为罩幕，对半导体基底进行离子植入以形成一离子植入区；于硬罩幕侧壁形成一第一间隙壁；以硬罩幕及第一间隙壁为罩幕，非等向性蚀刻半导体基底以露出半导体基底表面；于半导体基底及第一间隙壁的侧壁形成一第二间隙壁；以硬罩幕及第二间隙壁为罩幕非等向性蚀刻半导体基底以形成一开口，并去除第二间隙壁；于半导体基底上形成一离子掺入层，非等向性蚀刻掺入离子层以在半导体基底侧壁形成一第三间隙壁，且掺入离子层会填满开口；及去除硬罩幕层及第一间隙壁后，于半导体基底上顺应性形成一氧-氮-氧化物层。
根据上述目的，本发明再提供一种多位存储单元的制造方法，包括下列步骤提供一半导体基底，半导体基底上形成有一半导体基底及一硬罩幕层；以硬罩幕层为罩幕，对半导体基底进行离子植入以在半导体基底上形成一离子植入区；于半导体基底及硬罩幕层表面上顺应性形成一第一绝缘层；非等向性蚀刻第一绝缘层以在硬罩幕层侧壁形成一第一间隙壁；以硬罩幕层及第一间隙壁为罩幕，非等向性蚀刻半导体基底至露出半导体基底表面；于形成有硬罩幕、第一间隙壁、半导体基底的半导体基底表面上顺应性形成一第二绝缘层；非等向性蚀刻第二绝缘层以在半导体基底及第一间隙壁的侧壁形成一第二间隙壁；以硬罩幕层及第二间隙壁为罩幕，非等向性蚀刻半导体基底以在半导体基底上形成一开口，并去除开第二间隙壁；于半导体基底上形成一掺入离子层，非等向性蚀刻掺入离子层以在半导体基底侧壁形成一第三间隙壁，且开口填满有掺入离子层；去除硬罩幕层及该第一间隙壁；及于半导体基底上顺应性形成一氧-氮-氧化物层。
根据上述目的，本发明另提供一种多位存储单元，包括一半导体基底；一突状基底，形成于半导体基底上；一离子植入区，位于突状基底的顶部两侧；一间隙壁，形成于突状基底的侧壁；一掺入离子区，位于半导体基底，且掺入离子区露出于半导体基底表面；及一氧-氮-氧化物层，顺应性形成于突状基底、间隙壁、露出表面的掺入离子区及半导体基底的表面上。
为使本发明的上述和其它目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合附图，作详细说明如下。
图1a为现有的闪存存储单元的程序化示意图。
图1b为现有的闪存存储单元的抹除示意图。
图2a-2n为本发明的多位存储单元的制造流程示意图。
图3本发明的多位存储单元的切面示意图。
标号说明201--半导体基底； 202--突状基底；203--硬罩幕层；203a--硬罩幕层；204、204a--离子植入区；205--第一绝缘层；205a--第一间隙壁； 206--第二绝缘层；206a--第二间隙壁； 207--开口；208--离子掺入层； 208a--第三间隙壁；208b--离子掺入区； 209--氧-氮-氧化物层。
具体实施例方式
请参考图2a-2n，本发明的多位存储单元的制造流程示意图。
请参考图2a，首先，提供一半导体基底201，并在半导体基底201上形成一硬罩幕层203，且半导体基底201具有源漏极(未显示)。其中，半导体基底201例如为磊晶硅层或多晶硅层；如果以硼(B)离子对多晶硅层进行植入，则成为P型多晶硅层，也就是P型突状基底；如果以砷(As)离子或磷(P)离子对多晶硅层进行植入，则成为N型多晶硅层，也就是N型突状基底。
请参考图2b，依序对硬罩幕层203进行微影及蚀刻步骤以形成硬罩幕层203a，硬罩幕层203a具有开口以露出半导体基底201的表面；接着，以硬罩幕层203a为罩幕，对半导体基底201进行离子植入步骤。
请参考图2c，对半导体基底201进行离子植入步骤之后，即在露出表面的半导体基底201上形成一离子植入区204。其中，如果半导体基底201为P型多晶硅层的话，则离子植入区204为砷离子植入区或磷离子植入区；如果半导体基底201为N型多晶硅层的话，则离子植入区204为硼离子植入区。
请参考图2d，接下来，于露出表面的半导体基底201、离子植入区204及硬罩幕层203a上顺应性形成一第一绝缘层205。
请参考图2e，然后，对第一绝缘层205进行非等向性蚀刻，以在硬罩幕层203a的侧壁形成第一间隙壁205a。
请参考图2f，以硬罩幕层203a及第一间隙壁205a为罩幕，非等向性蚀刻半导体基底201一既定深度，以形成突状基底202，且突状基底202的顶部表面两端会形成一离子植入区204a。
请参考图2g，接着，于露出表面的半导体基底201、突状基底202、硬罩幕203a、离子植入区204a及第一间隙壁205a上顺应性形成一第二绝缘层206。
请参考图2h，对第二绝缘层206进行非等向性蚀刻，以在第一间隙壁205a及突状基底202的侧壁形成一第二间隙壁206a。其中，第二间隙壁206a的材质与第一间隙壁205a不同；且第二间隙壁206a的材质的蚀刻速率大于第一间隙壁205a的材质。
请参考图2i，接下来，以硬罩幕层203a及第二间隙壁206a为罩幕，对半导体基底201进行非等向性蚀刻，以在半导体基底201形成开口207。然后，将第二间隙壁206a去除，如图2j所示。
请参考图2k，于形成有突状基底202、硬罩幕203a、离子植入区204a、第一间隙壁205a及具有开口207的半导体基底201上顺应性形成一掺入离子层208，掺入离子层208会覆盖在半导体基底201及其上所形成的组件上，并且会填满开口207。
请参考图21，对掺入离子层208进行非等向性蚀刻以露出半导体基底201的表面，并且会在突状基底202的侧壁上形成一第三间隙壁208a；同时，开口207中会被掺入离子层208填满以形成掺入离子区208b。其中，如果半导体基底201为P型多晶硅层的话，则掺入离子层208则例如是砷离子植入区或磷离子植入区；如果半导体基底201为N型多晶硅层的话，掺入离子层208则例如是硼离子植入区。
植入离子区204与掺入离子层208所值入的离子不一定要相同，但是植入离子后的特性相同；换句话说，当半导体基底201为P型多晶硅层的话，植入离子区204为N型，掺入离子层208亦为N型；当半导体基底201为N型多晶硅层的话，植入离子区204为P型，掺入离子层208亦为P型。
请参考图2m，接着，去除硬罩幕层203a及第一间隙壁205a。
请参考图2n，然后，在半导体基底201、掺入离子区208b、突状基底202、植入离子区204a及第三间隙壁208a露出的表面上顺应性形成一氧-氮-氧化物(ONO)层209；如此一来，即形成具有多位存储单元的存储单元。
请参考图3，图3为本发明的多位存储单元的切面示意图。因为在半导体基底201及突状基底202上形成数个与突状基底202不同特性的植入离子区204a、第三间隙壁208a及掺入离子区208b的缘故，同时配合氧-氮-氧化物层209的形成，即可形成多个具有突状基底结构及源漏极结构的存储单元B。例如图3的一实施例所示，共可形成具有10个存储单元B的存储单元，提高了储存数据的容量。
由上述内容可知，根据本发明所提供的多位存储单元及制造方法，只要在半导体基底上形成数个与半导体基底不同特性的离子掺杂区即可增加存储单元的数量，有效增加存储单元单位面积下的存储单元的密度，提高单位时间内的数据处理量，进而可达到降低制造成本的目的。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作等效变化与修改，因此本发明的保护范围以权利要求为准。
权利要求
1.一种多位存储单元的制造方法，其特征在于，包括下列步骤提供一半导体基底，该半导体基底上形成有一半导体基底及一硬罩幕层；以该硬罩幕层为罩幕，对该半导体基底进行离子植入以形成一离子植入区；于该硬罩幕侧壁形成一第一间隙壁；以该硬罩幕及该第一间隙壁为罩幕，非等向性蚀刻该半导体基底以露出该半导体基底表面；于该半导体基底及该第一间隙壁的侧壁形成一第二间隙壁；以该硬罩幕及该第二间隙壁为罩幕非等向性蚀刻该半导体基底以形成一开口，并去除该第二间隙壁；于该半导体基底上形成一离子掺入层，非等向性蚀刻该掺入离子层以在该半导体基底侧壁形成一第三间隙壁，且该掺入离子层会填满该开口；及去除该硬罩幕层及该第一间隙壁后，于该半导体基底上顺应性形成一氧-氮-氧化物层。
2.如权利要求1所述的多位存储单元的制造方法，其特征在于，该半导体基底为多晶硅层或磊晶硅层其中之一。
3.如权利要求2所述的多位存储单元的制造方法，其特征在于，该多晶硅层为P型多晶硅层或P型磊晶硅层其中之一。
4.如权利要求3所述的多位存储单元的制造方法，其特征在于，该离子植入区为砷离子植入区或磷离子植入区其中之一。
5.如权利要求3所述的多位存储单元的制造方法，其特征在于，该掺入离子层为掺入砷离子层或掺入磷离子层其中之一。
6.如权利要求2所述的多位存储单元的制造方法，其特征在于，多晶硅层为N型多晶硅层或N型磊晶硅层其中之一。
7.如权利要求6所述的多位存储单元的制造方法，其特征在于，该离子植入区为硼离子植入区。
8.如权利要求6所述的多位存储单元的制造方法，其特征在于，该掺入离子层为掺入硼离子层。
9.如权利要求1所述的多位存储单元的制造方法，其特征在于，该第一间隙壁的材质为氮化硅。
10.如权利要求1所述的多位存储单元的制造方法，其特征在于，该第二间隙壁的材质与该第一间隙壁不同。
11.一种多位存储单元的制造方法，其特征在于，包括下列步骤提供一半导体基底，该半导体基底上形成有一半导体基底及一硬罩幕层；以该硬罩幕层为罩幕，对该半导体基底进行离子植入以在该半导体基底上形成一离子植入区；于该半导体基底及该硬罩幕层表面上顺应性形成一第一绝缘层；非等向性蚀刻该第一绝缘层以在该硬罩幕层侧壁形成一第一间隙壁；以该硬罩幕层及该第一间隙壁为罩幕，非等向性蚀刻该半导体基底至露出该半导体基底表面；于形成有该硬罩幕、该第一间隙壁、该半导体基底的该半导体基底表面上顺应性形成一第二绝缘层；非等向性蚀刻该第二绝缘层以在该半导体基底及该第一间隙壁的侧壁形成一第二间隙壁；以该硬罩幕层及该第二间隙壁为罩幕，非等向性蚀刻该半导体基底以在该半导体基底上形成一开口，并去除开第二间隙壁；于该半导体基底上形成一掺入离子层，非等向性蚀刻该掺入离子层以在该半导体基底侧壁形成一第三间隙壁，且该开口填满有该掺入离子层；去除该硬罩幕层及该第一间隙壁；及于该半导体基底上顺应性形成一氧-氮-氧化物层。
12.如权利要求11所述的多位存储单元的制造方法，其特征在于，该半导体基底为多晶硅层或磊晶硅层其中之一。
13.如权利要求12所述的多位存储单元的制造方法，其特征在于，该多晶硅层为P型多晶硅层或P型磊晶硅层其中之一。
14.如权利要求13所述的多位存储单元的制造方法，其特征在于，该离子植入区为砷离子植入区或磷离子植入区其中之一。
15.如权利要求13所述的多位存储单元的制造方法，其特征在于，该掺入离子层为掺入砷离子层或掺入磷离子层其中之一。
16.如权利要求10所述的多位存储单元的制造方法，其特征在于，该多晶硅层为N型多晶硅层或N型磊晶硅层其中之一。
17.如权利要求16所述的多位存储单元的制造方法，其特征在于，该离子植入区为硼离子植入区。
18.如权利要求16所述的多位存储单元的制造方法，其特征在于，该掺入离子层为掺入硼离子层。
19.如权利要求11所述的多位存储单元的制造方法，其特征在于，该第一绝缘层为氮化硅层。
20.如权利要求11所述的多位存储单元的制造方法，其特征在于，该第二绝缘层的材质与该第一绝缘层不同。
21.如权利要求20所述的多位存储单元的制造方法，其特征在于，该第二绝缘层的蚀刻速率高于该第一绝缘层。
22.一种多位存储单元，其特征在于，包括一半导体基底；一突状基底，形成于该半导体基底上；一离子植入区，位于该突状基底的顶部两侧；一间隙壁，形成于该突状基底的侧壁；一掺入离子区，位于该突状基底两侧的该半导体基底；及一氧-氮-氧化物层，顺应性形成于该突状基底、该间隙壁、露出表面的该掺入离子区及该半导体基底的表面上。
23.如权利要求22所述的多位存储单元，其特征在于，该突状基底为多晶硅层或磊晶硅层其中之一。
24.如权利要求22所述的多位存储单元，其特征在于，该突状基底为P型多晶硅层或P型磊晶硅层其中之一。
25.如权利要求24所述的多位存储单元，其特征在于，该离子植入区为砷离子植入区或磷离子植入区其中之一。
26.如权利要求24所述的多位存储单元，其特征在于，该间隙壁为砷离子掺入层或磷离子掺入层其中之一。
27.如权利要求24所述的多位存储单元，其特征在于，该掺入离子区为掺入砷离子区或掺入磷离子区其中之一。
28.如权利要求22所述的多位存储单元，其特征在于，该突状基底为N型多晶硅层或N型磊晶硅层其中之一。
29.如权利要求28所述的多位存储单元，其特征在于，该离子植入区为硼离子植入区。
30.如权利要求28所述的多位存储单元，其特征在于，该间隙壁为硼离子掺入层。
31.如权利要求25所述的多位存储单元，其特征在于，该掺入离子区为掺入硼离子区。
32.如权利要求22所述的多位存储单元，其特征在于，该间隙壁与该掺入离子区的材料相同。
全文摘要
本发明涉及一种多位存储单元，包括一半导体基底；一突状基底，形成于半导体基底上；一离子植入区，位于突状基底的顶部两侧；一间隙壁，形成于突状基底的侧壁；一掺入离子区，位于半导体基底，且掺入离子区露出于半导体基底表面；及一氧－氮－氧化物层，顺应性形成于突状基底、间隙壁、露出表面的掺入离子区及半导体基底的表面上。
文档编号H01L21/8239GK1466193SQ0214050
公开日2004年1月7日 申请日期2002年7月5日 优先权日2002年7月5日
发明者赖二琨 申请人:旺宏电子股份有限公司