专利名称：通过交替层间电介质实现的无刻蚀阻止层的双镶嵌互连的制作方法
技术领域：
本发明涉及在半导体器件中制作互连层的领域。
背景技术：
在当前的集成电路中，经常使用在包含有有源器件的衬底上制作的几层互连结构。每个互连层都被制作在层间电介质(interlayer dielectric，ILD)之内或之上。在每个ILD中刻蚀通路(via)以与下伏层中的导体相接触。被普遍接受的是，每个ILD中的电介质材料都应该具有低的k(介电常数)，以在导体之间获得低的电容。低k的电介质常常具有低的密度，并且刻蚀得相当快速。具体地说，对于未落入的(unlanded)接触，过蚀刻可能出现并延伸进入下伏层而导致缺陷。因此，在每层之间形成刻蚀剂阻止层(etchant stop)。不幸的是，这些刻蚀剂阻止层一般具有更高的k值，因此增加了导体之间的电容。
在图1中示出了该问题，其中第一ILD 10包括使用双镶嵌(dualdamascene)工艺制作的铜导体和通路。当在紧接着的ILD 11中刻蚀开口12时，层13作为刻蚀剂阻止层以阻止刻蚀进入下伏层ILD 10。要不是有层13，由虚线14所示出的区域就可能被刻蚀掉而导致缺陷。因此，需要层13，即使它增加了导体之间的电容。
一般地说，层13既作为刻蚀剂阻止层又作为扩散障碍(barrier)。层13作为刻蚀剂阻止层的角色是对电容的主要贡献者，因为与提供障碍功能所仅需的200相比，800-1600的层厚常常被用于刻蚀剂阻止功能。
可以用来代替将图1的层13用作障碍层的另一种技术是使用具有钴、镍或它们的合金的分流层(shunt layer)。这涉及将分流材料选择沉积到铜线上以出现进入上覆ILD中的电迁移。这在同时待审的申请09/753,256“Interconnect Structures and a Method of Electroless Introduction ofInterconnect Structures”中讨论，该申请在2000年12月28日递交，并被转让给本申请的受让人。
图1是示出了现有技术中所使用的两级层间电介质(ILD)的横截面正视图；图2是示出了根据本发明的实施例制作的两级ILD的横截面正视图；图3是示出了由本发明的实施例制作的几级ILD的横截面正视图。
具体实施例方式
本发明说明了一种集成电路互连结构和用于制作该结构的工艺。在下面的说明中，阐述了许多诸如具体的层间电介质(ILD)材料的具体的细节，以提供对本发明完整的理解。对于本领域普通技术人员清楚的是，本发明可以在没有这些具体细节的情形被实施。在其他例子中，例如刻蚀和沉积步骤的公知处理步骤将不再详细说明，以免不必要地使本申请模糊。
本发明使用了至少两种不同的ILD材料，它们从一个互连级到下一个级交替变换。选择这些材料使得每种材料在另一种材料存在时可以更快地刻蚀。在一个实施例中，第一材料是例如高分子基电介质的有机低k电介质，第二材料是例如掺碳氧化物的无机材料。第一类材料——有机高分子——通常是被旋转涂覆(spin on)的。在C.B.Case，C.J.Case，A.Kornblit，M.E.Mills，D.Castillo，R.Liu在美国材料研究学会(Materials ResearchSociety)ULSI XII.COPYRGT.1997的会议文集上所发表的“Intergration ofPerfluorocyclobutane(PFCB)”一文中，可以发现对全氟环丁烷(PFCB)有机高分子的讨论，该文章从第449页开始。这些高分子可以从例如Dupont，Allied Signal，Dow Chemical，Dow Corning等公司得到。
可以用在本发明中的第二类材料是基于硅质的，例如纳米多孔硅土气凝胶和干凝胶。在Ramos，Roderick，Maskara和Smith在美国材料研究学会ULSI XII.COPYRGT.1997的会议文集上所发表的“Nanoporous Silicafor Dieletric Constant Less than 2”一文，以及由Jin，List，Lee，Lee，Luttmer和Havermann在美国材料研究学会ULSI XII.COPYRGT.1997的会议文集上所发表的“Porous Xerogel Films as Ultra-Low PermittivityDielectrics for ULSI Interconnect Applications”一文中对这些电介质进行了讨论，这两篇文章分别开始于第455页和第463页。
为了讨论，假设一种工艺具有六级金属化，标识为ILD 0-5。尽管本发明在一些情形中可以被用在所有六级ILD中，但是在一个实施例中，其被用于第1-4级。第0级ILD通常与衬底接触，并可能需要例如在美国专利6,124,191中所讨论的不同的工艺。最上面的ILD级通常为诸如包括突起(bump)之类的封装目的而接受特殊处理，因此，可以使用未掺杂的二氧化硅层。
参考图3，图示说明了4级连续的ILD 30，31，32和33的结构。这些级可以是6级金属化工艺中的第1-4级。第一和第三级由第一ILD材料形成，这些材料可以是例如低k掺碳氧化物。所指示的交替的层31和33是由例如高分子基电介质的第二ILD材料制作的。
如图3所示，在ILD 30-33中的每一个中形成通路和导体。这些通路和导体可以以普通方式，例如双镶嵌工艺来形成。在这种情形下，例如，通路和导体都可以由铜或铜合金制作而成，所述铜合金中包含有导电障碍材料以阻止铜扩散到邻近的电介质材料中。
在图3中，在ILD之间使用了氮化硅或碳化硅障碍层34。该电介质阻止铜扩散到ILD中。如上所述，由于层34未被用作刻蚀剂阻止层，所以它可以相对较薄(例如，200)。因此，它不会将连线间和导体间电容增加到较厚的刻蚀剂阻止层会增加到的程度。
在图2中，图示说明了一些用于制作一个实施例的结构的工艺。第一ILD 19由例如高分子基电介质的第一材料制作，并包括通路和导体。对于此实施例，在铜导体上增加了分流层25以进行电迁移。然后，ILD 20由例如掺碳氧化物的第二电介质材料形成。通路和导体与分流层25一道在ILD 20中形成。所有这些使用公知的处理步骤来完成。
现在不使用例如图1中的层13的中间刻蚀剂阻止层，在ILD 20上直接形成ILD 21。ILD 21由例如高分子基电介质的第一材料制作。
对每层进行图案化以界定通路和导体开口，比如用牺牲光吸收材料(sacrificial light absorbing material，SLAM)或双硬掩模工艺，或这些步骤的组合来形成开口24和类似开口。开口24被用来形成接触和导体。
在图2中，分流材料被用来提供障碍，而在图3中，电介质被用于障碍。二者可以在ILD中的同一层使用，或者它们可以交替变换。例如，通常已经沉积了分流材料，可以形成障碍电介质。当对上覆ILD刻蚀通路/导体开口时，在所述电介质中刻蚀开口用于通路。
重要的是，通过所公开的实施例，使用第一刻蚀剂刻蚀第一材料比刻蚀ILD 20的下伏第二材料更快。差异刻蚀速率优选地是20比1，或更大。因此，当开口24被刻蚀，并且刻蚀剂到达第二材料时，在ILD第二材料中只出现非常少的刻蚀。因此，由图1的虚线14所示的缺陷即使在没有刻蚀剂阻止层时也不会发生。
同样地，当在ILD 20中刻蚀开口时，使用了刻蚀第二材料比刻蚀第一材料更快的刻蚀剂。因此，当在ILD 20中刻蚀开口时，刻蚀剂不会刻蚀到下伏的第一材料中。同样，优选地，被用来刻蚀第一材料的刻蚀剂以比第一材料快至少20倍的速率刻蚀该材料。
尽管在一个实施例中，所有偶数级ILD由第一材料制成，所有奇数级ILD由第二材料制成，但这不是必须的。每层都可以有不同的材料，只要一层能以比下伏层更高的速率被刻蚀即可。但是，将所有奇数层由第一材料制成，偶数层由第二材料制成，这样成本上可能更有效。
上面讨论的无机材料可以使用碳氟化合物刻蚀，例如可以是C4F8，C5F8，C2F6，C4F6，CF4或CH2F2。碳氟化合物通常被用于与氧气和氩气的混合物中。在上述所讨论的无机或有机ILD之间，可以获得20比1的选择性。
上面讨论的有机高分子可以使用氢气或氧气进行刻蚀，它们实际上在与氮气的混合物中燃烧所述高分子。在有机和无机电介质之间可以获得30比1的选择性。
因此，本发明公开了具有减少的电容的ILD。
权利要求
1.一种集成电路，包括第一材料的第一层间电介质层，所述第一材料在暴露于第一刻蚀剂时具有第一刻蚀速率；置于所述第一层间电介质层上的第二材料的第二层间电介质层，所述第二层间电介质层在暴露于所述第一刻蚀剂时具有比所述第一刻蚀速率慢的刻蚀速率；置于所述第二层间电介质层上的所述第一材料的第三层间电介质层。
2.如权利要求1所述的集成电路，其中，所述第二材料在暴露于不同于所述第一刻蚀剂的第二刻蚀剂时，比所述第一材料刻蚀得更快。
3.如权利要求2所述的集成电路，其中，所述第一材料包括有机基电介质。
4.如权利要求3所述的集成电路，其中，所述第二材料包括无机基电介质。
5.如权利要求1所述的集成电路，包括置于所述第三层上的由所述第二材料制成的第四层。
6.如权利要求5所述的集成电路，其中，所述第一材料包括高分子基电介质。
7.如权利要求6所述的集成电路，其中，所述第二材料包括掺碳氧化物。
8.一种集成电路，包括第一层间电介质，交替地置于第二层间电介质之间；所述第一层间电介质可以由第一刻蚀剂以比刻蚀所述第二层间电介质更高的速率刻蚀；所述第二层间电介质可以由第二刻蚀剂以比刻蚀所述第一层间电介质更高的速率刻蚀。
9.如权利要求8所述的集成电路，其中，所述第一层间电介质包括第一导体和第一通路。
10.如权利要求9所述的集成电路，其中，所述第二层间电介质包括第二导体和第二通路。
11.如权利要求10所述的集成电路，其中，所述第一层间电介质包括高分子基电介质。
12.如权利要求11所述的集成电路，其中，所述第二层间电介质包括碳基氧化物。
13.一种集成电路，包括第一层间电介质，所述第一层间电介质交替地置于第二层间电介质之间，所述第一层间电介质和所述第二层间电介质分别是第一材料和第二材料的，其中，所述第一材料和第二材料中的每一种可以在不同刻蚀剂下以比另一种更快的速率刻蚀。
14.如权利要求13所述的集成电路，其中，所述第一层间电介质包括第一导体和第一通路。
15.如权利要求14所述的集成电路，其中，所述第二层间电介质包括第二导体和第二通路。
16.如权利要求13所述的集成电路，其中，用于所述第一层间电介质的材料包括有机基电介质。
17.如权利要求16所述的集成电路，其中，用于所述第二层间电介质的材料包括无机基电介质。
18.一种集成电路，包括第一层间电介质；置于所述第一层间电介质上的第二层间电介质，所述第二层间电介质可以由第一刻蚀剂以比刻蚀所述第一层间电介质更快的速率刻蚀；置于所述第二层间电介质上的第三层间电介质，所述第三层间电介质可以由第二刻蚀剂以比刻蚀所述第二层间电介质更快的速率刻蚀。
19.如权利要求18所述的集成电路，其中，所述第一和第三层间电介质由第一材料制成。
20.如权利要求18所述的集成电路，包括置于所述第三层间电介质上的第四层间电介质，所述第二和第四层间电介质由第二材料制成。
21.如权利要求18所述的集成电路，包括在所述层间电介质层中的每一个中的导体和通路。
22.如权利要求20所述的集成电路，其中，所述第一和第三层间电介质由高分子基电介质制成。
23.如权利要求22所述的集成电路，其中，所述第二层间电介质由碳基氧化物制成。
24.如权利要求20所述的集成电路，其中，所述第一和第三层间电介质由碳基氧化物制成，并且所述第二和第四层间电介质由高分子基电介质制成。
25.一种用于制作集成电路的方法，包括沉积第一层间电介质；在所述第一层间电介质中形成通路和导体；在所述第一层间电介质上直接形成第二层间电介质；在所述第二层间电介质中使用刻蚀剂刻蚀开口，所述刻蚀剂刻蚀所述第二层间电介质比刻蚀所述第一层间电介质更快；在所述第二层间电介质上直接形成第三层间电介质；和在所述第三层间电介质中使用刻蚀剂刻蚀开口，所述刻蚀剂刻蚀所述第三层间电介质比刻蚀所述第二层间电介质更快。
26.如权利要求25所述的方法，其中，所述第二层间电介质包括碳基氧化物。
27.如权利要求26所述的方法，其中，所述第三层间电介质包括高分子基电介质。
28.如权利要求27所述的方法，其中，使用碳氟化合物刻蚀所述第二层间电介质。
29.如权利要求28所述的方法，其中，使用氧气或氢气刻蚀所述第三层间电介质。
30.如权利要求25所述的方法，包括在所述第二和第三层间电介质中形成通路和导体的步骤。
31.一种制作集成电路的方法，包括形成第一材料的第一交替层间电介质；在所述第一层间电介质之间，形成第二材料的第二层间电介质，其中，所述第二层间电介质可以由第一刻蚀剂以比刻蚀所述第一层间电介质更快的速率刻蚀，并且所述第二层间电介质可以由第二刻蚀剂以比刻蚀所述第一层间电介质更快的速率刻蚀。
32.如权利要求31所述的方法，其中，所述第一材料包括有机基材料，并且所述第二材料包括无机基材料。
33.如权利要求32所述的方法，包括在所述层间电介质中的每一个中形成通路和导体。
34.如权利要求33所述的方法，其中，所述通路和导体使用双镶嵌工艺形成。
35.如权利要求31所述的方法，其中，所述第一和第二层由障碍电介质分开。
36.如权利要求31所述的方法，其中，在所述第一和第二层中的导体由分流材料覆盖。
全文摘要
本发明公开了一种双镶嵌工艺，其中，第一交替ILD由第一材料制成，第二交替ILD由第二材料制成。每种材料都在存在例如用于有机高分子和无机低K材料的不同的刻蚀剂时，能够以比另一种材料更快的速率刻蚀。这允许在没有刻蚀剂阻止层的情形下在彼此上交替地沉积ILD，从而减小了电容。
文档编号H01L23/532GK1535477SQ02812297
公开日2004年10月6日 申请日期2002年9月27日 优先权日2001年9月28日
发明者劳伦斯·黄, 帕特里克·莫罗, 杰佩恩格·洛伊, 安德鲁·奥特, 格兰特·克洛斯特, 克洛斯特, 奥特, 克 莫罗, 劳伦斯 黄, 格 洛伊 申请人:英特尔公司