专利名称：双栅极晶体管及其制造方法
技术领域：
本发明一般性地涉及半导体制造领域，并且更加特别地涉及一种形成双栅极场效应晶体管的方法。
背景技术：
在半导体器件的制造中，对于保持成本和性能的竞争性的需要引起了集成电路中器件密度的持续增长。为了推动器件密度的增长，始终需要新的技术来降低这些半导体器件的特征尺寸。
CMOS技术中，诸如在场效应晶体管(FET)的设计与制造中，对于器件密度不断增长的推动特别强烈。FET正应用于几乎所有类型的集成电路设计中(即，微处理器、存储器等)。不幸的是，CMOS FET中增长的器件密度通常导致性能和/或可靠性的劣化。
已经提出来用于促进器件密度增加的一种类型的FET为双栅极场效应晶体管。双栅极FET使用基体每一侧上一个的两个栅极，来帮助缩小CMOS的尺寸，同时保持可接受的性能。具体而言，双栅极的使用增大了栅极面积，其使得晶体管具有更好的电流控制，而不增加器件的栅极长度。同样地，双栅极FET能够具有更大晶体管的电流控制，而无需占用该更大晶体管的器件空间。
不幸的是，在双栅极CMOS晶体管的设计与制造中出现了几个困难。首先，双栅极晶体管的相对尺寸使得难以稳定地制造具有可靠性能和最小化特征尺寸的晶体管。第二，双栅极晶体管的阈值电压很大程度地依赖于用作这两个栅极的材料。具体而言，目前的制造技术一般会产生具有过高阈值电压或过低阈值电压的双栅极晶体管。例如，若用与源极相同的极性掺杂栅极，则阈值电压通常接近于零。相反地，若用与源极相反的极性掺杂栅极，则阈值电压将接近于1伏特。没有一种结果是大多数CMOS应用中所期望的。
因此，产生了对于改善的器件结构和制造双栅极CMOS器件方法的需要，其能够为所得的双栅极CMOS提供改善的阈值电压，而不过度增加制造的复杂程度。
发明内容
因此，本发明提供了一种双栅极晶体管及其制造方法，其产生了改善的器件性能和密度。本发明的优选实施例为双栅极晶体管设置非对称栅极掺杂，其中双栅极中的一个渐弱地掺杂为n型，而另一个为p型。通过将栅极中的一个掺杂为n型，将另一个掺杂为p型，所得器件的阈值电压得到了改善。具体而言，通过非对称地掺杂两个栅极，所得的晶体管可以在基体适当掺杂的情况下，具有能够进行低压CMOS工作的阈值电压范围。例如，可形成对于nFET阈值电压在0V至0.5V之间而对于pFET阈值电压在0至-0.5V之间的晶体管。
本发明的优选实施例利用翅片型双栅极结构来实现。在翅片型结构中，双栅极形成在基体的每一个侧面上，而基体水平地位于栅极之间。用于形成此双栅极晶体管的优选方法允许器件的栅极长度具有最小的特征尺寸，同时允许基体的厚度比栅极长度小得多。这改善了对所得器件阈值电压的控制。通过使用图像增强技术，用于形成双栅极晶体管的优选方法完成侧壁图像转移，从而限定晶体管基体的厚度，允许其以次最小特征尺寸可靠地形成。
本发明的前述及其它优点和特征将通过下面结合附图示出的、对本发明优选实施例更具体的说明而变得明显易懂。
下面将结合附图介绍本发明的优选典型实施例，其中相同的附图标记表示相同的元件，并且其中图1为示出第一种制造方法的流程图；图2至10为制造期间，典型双栅极晶体管的截面侧视图；图11至15为制造期间，典型双栅极晶体管的透视图；图16为示出第二种制造方法的流程图；图17至24为制造期间，第二种典型双栅极晶体管的侧截面图；以及图25为阈值电压对基体厚度的曲线图。
具体实施例方式
因此，本发明提供了一种双栅极晶体管及其制造方法，该双栅极晶体管提供了改善的器件性能和密度。本发明优选实施例提供具有非对称栅极掺杂的双栅极晶体管，其中该双栅极中的一个渐弱地掺杂为n型，而另一个则为渐弱的p型。通过将栅极中的一个掺杂为n型，而将另一个掺杂为p型，所得器件的阈值电压得到改善。具体而言，通过非对称地掺杂两个栅极，所得的晶体管可以在适当地掺杂基体的情况下，具有在能够进行低压CMOS操作的范围内的阈值电压。例如，可形对于nFET具有0V至0.5V之间的阈值电压而对于pFET则具有0V至-0.5V的阈值电压的晶体管。
本发明的优选实施例利用翅片型(fin type)双栅极结构实现。在翅片型结构中，双栅极形成在基体的每一侧上，而基体在水平方向上位于栅极之间。用于形成此双栅极晶体管的优选方法允许器件的栅极长度具有最小特征尺寸，同时允许基体的厚度比栅极长度小得多。这改善了对所得器件的阈值电压的控制。通过使用图像增强技术(image enhancement technique)，用于形成双栅极晶体管的优选方法完成侧壁图像转移(sidewall image transfer)，从而限定晶体管基体的厚度，允许其以次最小特征尺寸(sub minimum feature size)可靠地形成。
多种导电材料已经与其内建电势(通常称作费米能级)相关联，内建电势连同外加电压一起确定了导体对于电子(或空穴)的相对亲和力。在金属中，费米能级对于材料而言是固有的，而在半导体(例如硅)中，此费米能级可通过引入提供多余的空穴或电子的杂质而调整为价带与导带之间的值。在优选实施例的非对称双栅极FET中，两个栅极电极掺杂为相反的极性，一个栅极掺杂为n型，而另一个栅极则掺杂为p型。因此，两个栅极电极具有不同的费米能级，并且由此一个栅极电极(强栅极，对于nFET而言为n栅极)对于倒置载流子(inversion carrier)具有较强的亲和力，而另一个栅极(弱栅极，对于nFET而言为p栅极)对于倒置载流子具有较弱的亲和力。结果，倒置沟道将形成在更接近“强”栅极位置处的半导体基体内，并且使得两个栅极电极都对倒置电势产生贡献，从而导致了相对较低的阈值电压(例如，0至0.5伏特之间)。
现在参照图1，说明用于形成根据优选实施例的双栅极晶体管的方法100。方法100按照改善晶体管的阈值电压同时保持制造的可靠性和简便性的方式形成双栅极晶体管。
方法100的第一步101为设置合适的晶片，沉积各个蚀刻停止层，以及沉积芯层(mandrellayer)。在优选实施例中，所使用的晶片包括绝缘硅(SOIsilicon on insulator)晶片。同样地，该晶片包括SOI层下的埋入氧化层。为清楚起见，使用SOI层形成双栅极晶体管的基体。同样地，通常优选使用具有p型(对于NFET)掺杂浓度在3×1018cm-3至8×1018cm-3范围内的SOI，以提供良好的晶体管阈值电压中心定位和控制。然而，在下面将介绍的另一个实施例中，SOI层的掺杂利用成角度注入(angled implant)来完成，以便于在整个基体上实现均匀的浓度。
然而，也可以使用非SOI晶片。在使用非SOI晶片时，除注明的以外，其余的工艺处理与SOI晶片的情况一致。
对于提供了SOI晶片的情况，在晶片上形成三层蚀刻停止层，优选包括二氧化硅层、氮化硅层和第二层氧化硅层。贯穿制造工艺期间，在需要适合的蚀刻停止时，将利用这些蚀刻停止层。
接着，形成芯层。芯层优选包括氧化物或其它适合材料的层。如将在后面更加详细介绍的，芯层是用于限定双栅极晶体管基体的侧壁图像转移的一部分。因此，芯层用于形成侧壁间隔壁(sidewall spacer)，其随后用于限定晶体管基体。在优选实施例中，芯层具有10nm与100nm之间的厚度，然而此厚度可根据所期望的基体厚度改变。
现在参照图2，其示出了形成蚀刻停止层和芯层后的晶片部分200。优选实施例的晶片部分200包括SOI晶片，并且由此而包括SOI层202以及埋入氧化层204。在SOI层顶上形成氧化层206、氮化层208、以及氧化层210。这些层起蚀刻停止层的作用。在氧化层210的顶上形成芯层212。
回到图1，接下来的步骤102为构图芯层、形成侧壁间隔壁、以及构图蚀刻停止层。芯层被构图为开放其中将形成双栅极中的一个的区域。侧壁间隔壁优选通过沉积氮化硅，接着进行适当的方向性蚀刻而形成。如下所示，侧壁间隔壁的厚度将用侧壁图像转移来限定双栅极晶体管的基体区域。
参照图3，其示出了构图芯层212、形成侧壁间隔壁214并去除蚀刻停止层的暴露部分后的晶片部分200。
回到图1，接下来的步骤104为使用侧壁间隔壁和保留的芯层材料作为掩模来构图SOI层，以及在SOI层暴露的侧面上形成栅极氧化物。这优选使用适合的反应离子蚀刻来完成。栅极氧化物优选通过热氧化(一般在750至800℃的温度下)形成。另外，在此步骤期间，可完成向晶体管基体内的注入。这将优选包括在形成栅极氧化物之前完成向SOI层的暴露侧壁内的成角度注入。这将帮助完成对晶体管基体的适当掺杂。如将在下面更详细介绍的，此成角度注入可按照实现均匀浓度的方式进行，从而有助于补偿阈值电压的变化。
现在参照图4，其示出了构图SOI层202并在SOI层202的侧面上形成栅极氧化物216之后的晶片部分200。再次地，还可以在形成栅极氧化物之前执行成角度基体注入。
回到图1，接下来的步骤106为沉积并平整化栅极材料。如上所述，在优选实施例中，双栅极晶体管的一个栅极形成为n+而另一个栅极形成为p+。在所示的注入中，首先形成n+栅极。参照图5，其示出了沉积并平整化n+多晶硅218后的晶片部分200。为清楚起见，n+多晶硅218将用于形成双栅极晶体管优选实施例中栅极中的一个。
接下来的步骤108为选择性地去保留的芯层。这优选通过执行对氮化物侧壁间隔壁、氮化物蚀刻停止层和栅极多晶硅具有选择性的芯层反应离子蚀刻来完成。然后，在多晶硅栅极材料上，优选通过在多晶硅栅极上生长热氧化物，形成中间氧化层。现在参照图6，其示出了去除芯层212、去除氧化物蚀刻停止层210、以及在栅极多晶硅218上形成热氧化层220之后的晶片部分200。以氧化物220选择性地蚀刻保留的芯层之下的氮化层208，接着，进行短暂的HF蚀刻，以去除位于保留的芯层之下的余留氧化层206。
接下来的步骤110为蚀刻暴露的SOI层。这优选通过使用蚀刻SOI层并停止在埋入氧化层上的反应离子蚀刻来完成。这样就完成了SOI层的构图，从而限定了双栅极晶体管基体的厚度。然后在晶体管基体暴露的侧面上形成栅极氧化物。
另外，在此步骤期间，可进行向晶体管基体中的另一次注入。这将再次优选包括在形成栅极氧化物之前向SOI层暴露的侧壁进行成角度注入。
参照图7，其示出了构图SOI层202之后的晶片部分200。SOI层202的保留部分包括双栅极晶体管的基体。栅极氧化物221利用热氧化或通过沉积介电薄膜而形成在暴露的SOI层202上。
在使用非SOI晶片时，在蚀刻硅翅片至期望的深度(一般为初始硅表面下100至200nm)后，利用沉积/蚀刻氧化物的工艺来沉积二氧化硅，除去在被蚀刻硅的底部水平表面，厚度接近蚀刻出的翅片高度的一又四分之一。氧化物在nFET的情况下可用硼掺杂，或者在pFET的情况下可用磷掺杂，并且部分掺杂剂向外扩散至紧邻掺杂氧化物的部分翅片中。这起到了抑制将成为翅片的无栅极表面中将出现的从源极至漏极的泄漏的作用。
回到SOI的实施例，应注意的是，SOI层的构图限定了双栅极晶体管的基体。通常期望具有与栅极长度相比很窄的基体厚度，如TSI所示。通常，基体厚度将小于栅极长度的一又四分之一，从而给出良好的阈值电压控制。另外，通常期望基体厚度应大于2.5nm，从而避免由于量子限制效应导致的迁移率下降。由于栅极长度通常制成最小特征尺寸，因此使用侧壁图像转移来实现基体的次最小特征尺寸。由此，如上面所示出和说明的，侧壁间隔壁的宽度确定了基体厚度。
接下来的步骤112为沉积并平整化用于第二栅极的栅极材料。如上所述，优选实施例采用相反掺杂的栅极材料来形成两个栅极。因此，优选实施例采用p+掺杂的多晶硅来形成两个栅极中的第二个。p+多晶硅栅极材料的平整化停止在预先形成在n+多晶硅栅极上的热生长氧化物上。平整化p+多晶硅栅极材料后，形成第二层热生长氧化物。现在参照图8，其示出了沉积并平整化p+掺杂的多晶硅226从而形成第二栅极后的晶片部分202。热生长氧化物228随后形成在所沉积的多晶硅226上。
接下来的步骤114为去除侧壁间隔壁，并用本征多晶硅填充侧壁间隔壁，从而使工艺中稍后在此区域中形成的硅化物最大化。可选的，如期望得到分离、独立的栅极接触，则侧壁间隔壁可适当保留。然后，使用CMP法平整化本征多晶硅，CMP工艺停止在两层热生长氧化物上。此平整化工艺无需高度的选择性，这是因为仅很少量的多余本征多晶硅要被去除。然后，利用类似的平整化工艺去除两个栅极上的暴露热生长氧化物。再一次地，此处理步骤无需高度的选择性。现在参照图9，其示出了去除侧壁间隔壁214的保留部分，并随后用本征多晶硅230填充空隙后的晶片部分220。图10随后示出了通过CMP去除多余的多晶硅230以及热生长氧化物220和228之后的晶片部分200。这将仅在最初形成的侧壁间隔壁的位置保留小部分本征多晶硅230。这部分本征多晶硅230将用于后续工艺流程中连接p+与n+多晶硅栅极的硅化桥(silicide bridge)的形成。
回到方法100，接下来的步骤116为构图栅极。这包括选择性地去除栅极材料邻近晶体管源极和漏极区的部分。其优选利用标准的光刻技术完成，例如沉积并构图硬掩模，以及随后在蚀刻栅极材料期间用蚀刻过的硬掩模作为蚀刻阻挡。硬掩模优选为氮化物硬掩模，如同已形成在基体上的蚀刻停止层。
现在参照图11，其以透视的形式示出了晶片部分200。氮化物硬掩模232跨过两个栅极延伸地形成，这两个栅极包括n+栅极多晶硅218和p+栅极多晶硅226。现在参照图12，其示出了利用对硬掩模具有选择性的蚀刻构图栅极多晶硅218和栅极多晶硅226之后的晶片部分200。构图优选去除了向下直至埋入氧化层204的所有栅极多晶硅。栅极的构图优选使用对氮化物具有选择性的方向性蚀刻来完成。由此，构图并未去除SOI基体202由先前形成的氮化物蚀刻停止层208保护的部分。构图留下了部分的n+多晶硅218和p+多晶硅226，其限定了双栅极晶体管的两个栅极。
在优选实施例中，执行缓冲HF清洗，接着是设计用于在所有的暴露硅表面上生长氧化物所用的热再氧化。其优选形成了50埃的薄氧化物膜，该薄膜在栅极与基体接触时，提供了良好的界面。
方法100中接下来的步骤118为形成晶体管中的源极、漏极和环注入区。优选这些注入对基体所有的四个方向都进行，以确保基体的两侧产生均匀的注入。具体而言，源极和漏极的注入都是从基体的源极和漏极部分的侧面进行。然后，以不同的注入能量和角度执行另一次注入，从而形成可以改善短通道效应的环注入区(halo implant)。环注入在较高的能量下并且以相对于翅片更锐的角度进行，从而确保环杂质设置得比源极/漏极杂质处于栅极电极更下的位置。对于nFET而言，通常在1至5keV的范围内、在5×1014至2×1015cm-3的剂量下、以相对于翅片成75°至80°之间的角度将砷用于源极/漏极注入，而将能量在5至15keV范围内的硼、以1×1013至8×1013cm-3的剂量用于环注入，使环相对于翅片取向在20°至30°之间。类似地，对于pFET而言，通常在0.5至3keV的范围内、在5×1014至2×1015cm-3的剂量下、以相对于翅片成75°至80°之间的角度将硼用于源极/漏极注入，而将能量在20至45keV范围内的砷、以1×1013至8×1013cm-3的剂量用于环注入，使环相对于翅片取向在20°至30°之间。另外，所有的上述注入必须与晶片取向角成合适的角度，通常与晶片取向成7°至30°之间的角度。
接下来的步骤120为沉积比结合的栅极电极和BOX上的硬掩模的高度更厚的电介质，覆盖整个栅极电极和暴露的翅片，平整化并部分地凹陷直至暴露出部分的(通常为10至50nm)的硬掩模和栅极电极，但不暴露源极/漏极翅片区域的任何部分。为了清楚起见，此步骤是晶体管栅极边缘部分处的侧壁间隔壁的形成的一部分。所使用的电介质优选包括氧化物，其可以被对已形成的氮化物硬掩模具有选择性地蚀刻。现在参照图13，其示出了围绕晶体管栅极电极沉积、平整化电介质240，并形成凹陷后的晶片部分200。电介质优选利用对于先前设置的氮化物硬掩模232具有选择性的方向性蚀刻进行凹陷。
接下来的步骤122为在栅极的边缘上形成侧壁间隔壁、以及蚀刻预先沉积电介质。这优选利用介电材料的保形沉积，接着通过方向性蚀刻来完成。侧壁间隔壁优选由氮化物形成。氮化物侧壁间隔壁连同氮化物硬掩模一起，随后可用于遮蔽方向性蚀刻，并且由此去掉除邻近栅极外的氧化物。
现在参照图14，其示出了形成氮化物侧壁间隔壁242，并蚀刻掉电介质240，仅保留邻近晶体管栅极的侧壁部分244后的晶片部分200。硬掩模232、侧壁间隔壁242、以及侧壁部分244组合起来，从而有效地将栅极从随后形成的源极和漏极接触隔离开。
接下来的步骤124为形成源极和漏极接触。这优选通过用接触材料填充先前被移除的区域来完成。接触材料可以选择性地沉积硅、钨或其它导电材料，其与n+和/或p+硅形成低电阻接触。若使用硅，则其对于nFET或pFET分别渐弱地掺杂为n+或p+。该材料可沉积直至其覆盖晶片至氮化物硬掩模的高度以上的高度，并随后通过RIE和/或化学机械抛光平整化，直至氮化物硬掩模完全暴露出来。接着，如图15所示，利用掩模构图晶片，其用于蚀刻源极/漏极接触材料多余的部分，从而既将源极与漏极隔离开，又将多个FET彼此隔离开。最后，可以通过RIE或其它蚀刻技术(例如，热磷酸)选择性地去除硬掩模，并且在栅极上(对于硅接触，则是在源极和漏极上)沉积并在约700℃下烧结诸如钴或钛的金属而形成金属硅化物。
现在参照图16，其示出了另一个优选实施例方法300。由于间隔壁目前仅暴露于反应离子蚀刻一次，因此，此方法具有对用于限定晶体管基体的侧壁间隔壁产生最小侵蚀的优点。因此，此实施例获得的硅蚀刻形貌得到了良好的控制。在步骤301中，如上述方法100的步骤101中一样地制备晶片、形成蚀刻停止层和芯层。然后，在步骤302中，构图芯层，并直接蚀刻该些蚀刻停止层。这与方法100不同于，没有在构图蚀刻停止层之前在芯层上形成侧壁间隔壁。参照图17，其示出了形成蚀刻停止层、芯层，并直接蚀刻芯层和蚀刻停止层之后的晶片部分200。
接下来的步骤304为使用保留的芯层作为掩模构图SOI层，并在SOI层暴露的侧面上形成栅极氧化物。这优选通过使用适合的反应离子蚀刻，接着通过通常在750℃与800℃之间的热氧化或通过CVD沉积诸如氧化铝的高k材料而完成。另外，在此步骤期间，可以完成向晶体管基体内的注入。这将优选包括在形成栅极氧化物之前，完成向SOI层暴露的侧壁中进行的成角度注入。此注入将帮助完成晶体管基体的适当掺杂。如将在下面更加详细介绍的，此注入可按照实现均匀浓度的方式进行，从而有助于补偿阈值电压的变化，此变化产生于基体厚度的变化。
现在参照图18，其示出了构图SOI层202并在SOI层202的侧面上形成栅极氧化物216之后的晶片部分200。再一次，还可以在形成栅极氧化物之前执行成角度的基体注入。
回到图16，接下来的步骤306为沉积并平整化栅极材料。如上所述，在优选实施例中，双栅极晶体管的一个栅极形成为n+而另一个栅极形成为p+。在所示的实施例中，首先形成n+栅极。参照图19，其示出了沉积并平整化n+多晶硅218后的晶片部分200。为清楚起见，n+多晶硅将用于形成双栅极晶体管优选实施例的栅极中的一个。
接下来的步骤308为去除保留的芯层材料，沿着保留的第一栅极材料的边缘形成侧壁间隔壁，并且在多晶硅栅极材料上形成中间氧化层。中间氧化层通过在多晶硅栅极上生长热氧化物而形成。现在参照图20，其示出了去除芯层212、在第一栅极材料侧壁上形成侧壁间隔壁302、以及在栅极多晶硅218上形成热氧化层220之后的晶片部分200。以氧化物220选择性地蚀刻余留的芯层下的氮化层208，接着，通过短暂的HF蚀刻去除佘留的芯层之下的余留氧化层206。
接下来的步骤310为蚀刻暴露的SOI层。这优选通过使用蚀刻SOI层并停止在埋入氧化层上的反应离子蚀刻来完成。这样就完成了SOI层的构图，从而限定了双栅极晶体管基体的厚度。然后在晶体管基体暴露的侧面上形成栅极氧化物。再一次地，在此步骤期间可以执行向晶体管基体内的注入。这将再一次优选包括在形成栅极氧化物以前，向SOI层暴露的侧壁进行成角度的注入。
现在参照图21，其示出了构图SOI层202后的晶片部分200。SOI层202的保留部分包括双栅极晶体管的基体。栅极氧化物221利用热氧化或沉积介电膜而形成在暴露的SOI层202上。
接下来的步骤312为沉积并平整化用于第二栅极的栅极材料。如上所述，优选实施例使用相反掺杂的栅极材料来形成两个栅极。由此，优选实施例使用p+掺杂的多晶硅来形成两个栅极中的第二个。对p+多晶硅栅极材料的平整化停止在预先形成在n+多晶硅栅极上的热生长氧化物上。平整化p+多晶硅后，形成第二层热生长氧化物。现在参照图22，其示出了沉积并平整化p+掺杂的多晶硅226从而形成第二栅极后的晶片部分202。热生长氧化物228随后形成在沉积的多晶硅226上。
接下来的步骤314为去除侧壁间隔壁，并用本征多晶硅填充侧壁间隔壁开口，从而使工艺中稍后在此区域中形成的硅化物最大化。可选的，如期望得到分离、独立的栅极接触，则侧壁间隔壁可适当保留。然后，使用CMP法平整化本征多晶硅，CMP工艺停止在两层热生长氧化物上。此平整化工艺无需高度的选择性，这是因为仅很少量的多余本征多晶硅要被去除。然后，利用类似的平整化工艺去除两个栅极上的暴露热生长氧化物。再一次地，此处理步骤无需高度的选择性。现在参照图23，其示出了去除侧壁间隔壁302的保留部分，并随后用本征多晶硅230填充空隙后的晶片部分200。图24随后示出了通过CMP去除多余的多晶硅230和热生长氧化物220和228之后的晶片部分200。这将仅在最初形成的侧壁间隔壁的位置保留小部分本征多晶硅230。这部分本征多晶硅230将用于后续工艺流程中连接p+与n+多晶硅栅极的硅化桥的形成。
回到方法300，剩余的步骤316至326与方法100中介绍的步骤116至126一致。再一次，方法300具有对用于限定晶体管基体的侧壁间隔壁的产生最小侵蚀的优点，因为间隔壁现在仅暴露于反应离子蚀刻一次。因此，此实施例获得的硅蚀刻形貌得到了良好的控制。
在本发明的另一实施例中，采用一些步骤来补偿通常由于基体厚度的变化而产生的阈值电压的变化。具体而言，阈值电压至少部分地依赖于基体的厚度。如上所述，基体的厚度主要在侧壁图像转移期间由用于限定基体的侧壁间隔壁的厚度来确定。一般地，用于形成侧壁间隔壁的工艺可以产生侧壁间隔壁厚度的某些变化。同样地，所得器件的阈值电压中也可存在某些变化。在很多情况下，此阈值电压的变化将在可以容忍的范围内。然而，在某些情况下，期望对这些变化进行补偿。
在此实施例中，对基体进行均匀的掺杂，以补偿厚度的差异。在此实施例中，通常期望在三个维度上都产生均匀的掺杂，与产生密度随着基体厚度而变化的均匀杂质量的掺杂方式相反。这通过执行在基体内产生固定、均匀的杂质浓度的注入而完成。优选，这通过在基体的一侧薄露时向基体内执行几次成角度的注入而完成。例如，当基体的一侧暴露时(如图4所示)可以进行注入，并且在另一侧暴露时(如图7所示)进行第二次注入。例如，可以通过刚刚在栅极氧化以前，以相对于晶片表面45°的倾斜角度(由此而相对于垂直翅片倾斜40°)向图4中硅的暴露侧壁进行注入来实现均匀的翅片掺杂。将以变化的剂量、使用一系列的能量进行的注入按照贯穿翅片的宽度形成均匀的杂质原子分布(如图25所示)的方式来组合使用，其中分别以0.6keV、1.2keV、2.4keV和9.6keV的能量将硼按照2.1、4.4、9.3、19.5和40.8×1012原子/cm2的剂量注入至硅侧壁中。
在另一种方法中，此均匀的浓度是通过在形成蚀刻停止层和芯层之前执行垂直注入而形成。执行该注入时，接着进行大面积退火，由此实现了基本均匀的掺杂浓度。另外，可以用多次垂直注入实现此均匀性。
在所有这些实施例中，pFET和nFET需要分别被掩模和注入，其中将磷或砷用于pFET而将硼用于nFET。
基体掺杂为Na的非对称双栅极FET的阈值电压由下式近似地给出Vt=Toxs+λToxs+Toxw-Tsi·ϵoxϵsiEg+φms+Toxs·Qeϵox·NA·Tsi2]]>[方程1]其中，εSI为硅的介电常数，Eg为硅的带隙能量(≈1.1eV)，TSI为基体厚度，λ为邻近强栅极的表面下的硅基体中倒置层的电荷质心(charge centroid)的深度(≈1nm)，Qe为电子电荷，NA为基体(或翅片)的掺杂浓度，φms为形成时栅极电极相对于倒置层的费米能级，而εox为栅极电介质的介电常数，Toxs为具有对倒置沟道的载流子吸引力更强的费米能级的栅极电极(在nFET中为n+电极，在pFET中为p+电极)的绝缘体的厚度，而Toxw为具有对倒置沟道的载流子吸引力更弱的费米能级的栅极电极(在nFET中为p+电极，在pFET中为n+电极)的绝缘体的厚度。此方程可以从数学上表现出，对掺杂，即Na的选择，是将方程对Na求微分，在该条件下解得，由此产生的弱化则给出了对于掺杂相对不敏感的Vt。显而易见，当基体掺杂Na选择为近似如方程2时NA=2ϵoxEgToxs·(Toxs+λ)[(Toxs)+Toxw+Tsi·ϵoxϵsi]2.]]>[方程2]则，Vt将对于硅基体厚度中的变化相对不敏感。
通过向基体中执行几次成角度的注入，执行几次垂直注入，或使用大面积退火，将实现更均匀的掺杂剂浓度。无论基体厚度如何而具有均匀浓度对于不同的厚度将产生不同的总掺杂。例如，在建立均匀的掺杂浓度时，较厚的基体具有比较薄的基体更大的总掺杂。掺杂量的改变补偿了基体厚度的差异，并且产生出更低的阈值电压变化，其通常随着基体厚度的变化而出现。参照图25，其示出了对于矩形、非补偿双栅极晶体管和已经通过提供更均匀的掺杂浓度来补偿阈值电压变化的双栅极晶体管，阈值电压(VT)对基体厚度(TSI)的视图。
如图所示，基体均匀掺杂的双栅极晶体管的阈值电压，作为基体厚度的函数，表现出更小的变化。由此，基体的均匀浓度掺杂帮助补偿了通常将明显影响阈值电压的基体厚度的变化。
由此，本发明提供了一种双栅极晶体管及其制造方法，其产生了改善的器件性能和密度。本发明的优选实施例为双栅极晶体管提供非对称栅极掺杂，其中双栅极中的一个渐弱地掺杂为n型，而另一个渐弱地掺杂为p型。通过将栅极中的一个掺杂为n型，将另一个掺杂为p型，所得器件的阈值电压得到了改善。具体而言，通过非对称地掺杂两个栅极，所得的晶体管可以在基体适当掺杂的情况下，具有能够进行低压CMOS工作的阈值电压范围。
虽然已经参照典型实施例，使用翅片型双栅极场效应晶体管具体地示范并介绍了本发明，本领域技术人员将认识到，优选实施例可以应用至其它类型的双栅极晶体管上，且实施细节上的变化可以在不脱离本发明的实质和范围的情况下进行。例如，本领域技术人员还将理解，本发明可应用于不同的隔离技术(例如，LOCOS、隐藏式氧化物(ROXrecessed oxide)等等)，阱和衬底技术，掺杂剂类型、能量和种类。还将理解的是，本发明的实质可应用于其它半导体技术(例如，BICMOS、双极、绝缘硅(SOI)、锗硅(SiGe))。
权利要求
1.一种形成晶体管的方法，该方法包括a)设置半导体衬底；b)构图半导体衬底，从而设置第一基体边缘；c)邻近所述第一基体边缘设置第一费米能级的第一栅极结构；d)构图半导体衬底，从而设置第一基体边缘，半导体衬底的第一和第二基体边缘限定了晶体管的基体；以及e)邻近所述第二基体边缘设置第二费米能级的第二栅极结构。
2.如权利要求1所述的方法，其中第一费米能级的第一栅极结构包括p型材料，并且其中第二费米能级的第二栅极结构包括n型材料。
3.如权利要求1所述的方法，其中第一费米能级的第一栅极结构包括n型材料，并且其中第二费米能级的第二栅极结构包括p型材料。
4.如权利要求1所述的方法，其中半导体衬底包括绝缘硅层，并且其中构图半导体衬底从而设置第一基体边缘的步骤包括构图绝缘硅层，而其中构图半导体衬底从而设置第二基体边缘的步骤包括构图绝缘硅层。
5.如权利要求1所述的方法，还包括在第一基体边缘上形成第一栅极介电层和在第二基体边缘上形成第二栅极介电层的步骤。
6.如权利要求1所述的方法，其中构图半导体衬底从而设置第一基体边缘的步骤包括在半导体衬底上形成芯层；构图芯层从而形成暴露的侧面，并且形成邻近暴露侧面的侧壁间隔壁，并且其中侧壁间隔壁的第一边缘限定了第一基体边缘。
7.如权利要求6所述的方法，其中构图半导体衬底从而设置第二基体边缘的步骤包括使用侧壁间隔壁的第二边缘来限定第二基体边缘。
8.如权利要求1所述的方法，还包括在晶体管的基体内通过向晶体管基体内执行成角度注入形成源极/漏极注入区的步骤。
9.如权利要求1所述的方法，还包括在晶体管基体内形成基本均匀的掺杂剂浓度的步骤。
10.如权利要求9所述的方法，其中在晶体管基体中形成基本均匀的掺杂剂浓度的步骤包括向基体内执行多次成角度的注入。
11.如权利要求1所述的方法，其中在晶体管基体中形成基本均匀的掺杂剂浓度的步骤包括形成0.3NA与3NA之间的掺杂剂浓度，其中NA定义为NA=2ϵoxEgToxs·(Toxs+λ)[(Toxs)+Toxw+Tsi·ϵoxϵsi]2.]]>
12.如权利要求9所述的方法，其中在晶体管基体中形成基本均匀的掺杂剂浓度的步骤包括在暴露第一基体边缘时执行第一次成角度注入，而在暴露第二基体边缘时执行第二次成角度注入。
13.如权利要求11所述的方法，其中第一次成角度注入包括以相对于半导体衬底成近似45°的角度注入，而其中第二次成角度注入包括以相对于半导体衬底成近似45°的角度注入。
14.如权利要求1所述的方法，其中构图半导体衬底从而设置第一基体边缘的步骤包括在半导体衬底上形成芯层；构图芯层，并使用构图过的芯层来限定第一基体边缘。
15.如权利要求14所述的方法，其中构图半导体衬底从而设置第二基体边缘的步骤包括邻近栅极材料层形成侧壁间隔壁，并使用侧壁间隔壁来限定第二基体边缘。
16.一种形成场效应晶体管的方法，该方法包括步骤a)设置绝缘硅衬底，绝缘硅衬底包括埋入的介电层上的硅层；b)在硅层上形成芯层；构图芯层从而限定芯层边缘；c)以芯层边缘构图硅层，对硅层的构图提供了第一基体边缘；d)在第一基体边缘上形成第一栅极电介质；e)在第一栅极电介质上邻近第一基体边缘设置第一费米能级的第一栅极结构；f)构图芯层从而暴露第一栅极结构的第一边缘；g)邻近第一栅极结构的第一边缘形成侧壁间隔壁，侧壁间隔壁具有第一边缘和第二边缘；h)以侧壁间隔壁的第二边缘构图硅层，对硅层的构图提供了第二基体边缘，其中构图过的硅层的第一和第二基体边缘限定了晶体管基体；i)在第二基体边缘上设置第二栅极电介质；以及j)在第二栅极电介质上邻近第二基体设置第二费米能级的第二栅极结构。
17.如权利要求16所述的方法，其中第一费米能级的第一栅极结构包括p型多晶硅材料，并且其中第二费米能级的第二栅极结构包括n型多晶硅材料。
18.如权利要求16所述的方法，其中第一费米能级的第一栅极结构包括n型多晶硅材料，并且其中第二费米能级的第二栅极结构包括p型多晶硅材料。
19.如权利要求16所述的方法，还包括通过向晶体管基体内执行成角度注入在晶体管的基体内形成源极/漏极注入区的步骤。
20.如权利要求16所述的方法，其中在侧壁间隔壁槽内沉积侧壁间隔壁材料的步骤包括在所述槽内形成侧壁氧化层，在所述侧壁氧化层上形成氮化层，以及用氧化物沉积填充所述侧壁间隔壁槽。
21.如权利要求16所述的方法，还包括在晶体管基体内形成基本均匀的掺杂剂浓度的步骤。
22.如权利要求21所述的方法，其中在晶体管基体中形成基本均匀的掺杂剂浓度的步骤包括向基体内执行多次成角度的注入。
23.如权利要求21所述的方法，其中在晶体管基体中形成基本均匀的掺杂剂浓度的步骤包括在暴露第一基体边缘时执行第一次成角度注入，而在暴露第二基体边缘时执行第二次成角度注入。
24.如权利要求23所述的方法，其中第一次成角度注入包括以相对于绝缘硅衬底成近似45°的角度注入，而其中第二次成角度注入包括以相对于绝缘硅衬底成近似45°的角度注入。
25.一种晶体管，包括a)形成在衬底上的晶体管基体，晶体管基体具有第一垂直边缘和第二垂直边缘；b)邻近晶体管基体第一垂直边缘的第一栅极结构，第一栅极结构具有第一费米能级；以及c)邻近晶体管基体第二垂直边缘的第二栅极结构，第二栅极结构具有第二费米能级。
26.如权利要求25所述的晶体管，其中第一栅极结构包括p型材料，并且其中第二栅极结构包括n型材料。
27.如权利要求25所述的晶体管，其中第一栅极结构包括n型材料，并且其中第二栅极结构包括p型材料。
28.如权利要求25所述的晶体管，其中晶体管基体包括部分绝缘硅层。
29.如权利要求25所述的晶体管，其中第一和第二栅极结构包括多晶硅。
30.如权利要求25所述的晶体管，还包括晶体管基体第一边缘与第一栅极结构之间的第一栅极电介质，以及晶体管基体第二边缘与第二栅极结构之间的第二栅极电介质。
31.如权利要求25所述的晶体管，其中晶体管基体包括晶体管基体内部的源极/漏极注入区。
32.如权利要求25所述的晶体管，其中晶体管基体具有基本均匀的掺杂剂浓度。
33.如权利要求32所述的晶体管，其中基本均匀的掺杂剂浓度包括多次向选定的晶体管内的成角度注入，以产生基本均匀的掺杂剂浓度。
34.如权利要求32所述的晶体管，其中基本均匀的掺杂剂浓度包括0.3NA与3NA之间的掺杂剂浓度，其中NA定义为NA=2ϵoxEgToxs·(Toxs+λ)[(Toxs)+Toxw+Tsi·ϵoxϵsi]2.]]>
35.如权利要求25所述的晶体管，其中晶体管基体第一边缘与晶体管基体第二边缘相对，并且其中晶体管基体第一边缘和晶体管基体第二边缘基本垂直于衬底的顶面。
36.一种双栅极场效应晶体管，包括a)晶体管基体，晶体管基体从形成在绝缘层上方的硅层形成，晶体管基体具有第一垂直边缘和第二垂直边缘，其中晶体管基体的第一垂直边缘和晶体管基体的第二垂直边缘彼此相对，且基本垂直于绝缘层；b)第一栅极介电层，形成在晶体管基体的第一边缘上；c)第二栅极介电层，形成在晶体管基体的第二边缘上；d)第一栅极结构，形成在邻近晶体管基体的第一边缘的第一栅极介电层上，第一栅极结构包括p型多晶硅；以及e)第二栅极结构，形成在邻近晶体管基体的第二边缘的第二栅极介电层上，第二栅极结构包括n型多晶硅。
37.如权利要求36所述的双栅极场效应晶体管，还包括晶体管基体中通过向晶体管基体内执行成角度的注入而形成的源极/漏极注入区。
38.如权利要求36所述的双栅极场效应晶体管，其中基体包括基本均匀的掺杂剂浓度。
39.如权利要求38所述的双栅极场效应晶体管，其中基本均匀的掺杂剂浓度通过向晶体管基体内执行多次成角度的注入而形成。
40.如权利要求36所述的双栅极场效应晶体管，还包括用于将第一栅极结构与第二栅极结构电耦接的多晶硅插头。
41.一种形成半导体器件的方法，该方法包括步骤a)形成具有第一侧面和第二侧面的单晶半导体翅片；以及b)倾斜地注入单晶半导体翅片的所述第一侧面，并且倾斜地注入单晶半导体翅片的所述第二侧面。
42.如权利要求41所述的方法，其中形成单晶半导体翅片的步骤包括构图绝缘硅层从而限定晶体管基体。
43.如权利要求41所述的方法，还包括邻近所述第一侧面设置第一费米能级的第一栅极结构，并且邻近所述第二侧面设置第二费米能级的第二栅极结构。
44.如权利要求43所述的方法，其中第一费米能级的第一栅极结构包括p型材料，并且其中第二费米能级的第二栅极结构包括n型材料。
45.如权利要求43所述的方法，还包括在第一侧面上形成第一栅极介电层和在第二侧面上形成第二栅极介电层的步骤。
46.如权利要求41所述的方法，其中形成单晶半导体翅片的步骤包括在半导体层上形成芯层；构图芯层从而形成暴露的侧面，其中芯层暴露的侧面限定了单晶半导体翅片的第一侧面。
47.如权利要求46所述的方法，其中形成单晶半导体翅片的步骤还包括形成侧壁间隔壁，侧壁间隔壁限定单晶半导体翅片的第二侧面。
48.如权利要求41所述的方法，其中倾斜地注入第一侧面和倾斜地注入第二侧面的步骤在单晶半导体翅片中提供了基本均匀的掺杂剂浓度。
49.如权利要求48所述的方法，其中在晶体管基体中形成基本均匀的掺杂剂浓度包括形成0.3NA与3NA之间的掺杂剂浓度，其中NA定义为NA=2ϵoxEgToxs·(Toxs+λ)[(Toxs)+Toxw+Tsi·ϵoxϵsi]2.]]>
50.如权利要求41所述的方法，其中倾斜地注入单晶半导体翅片的所述第一侧面和倾斜地注入单晶半导体翅片的所述第二侧面的步骤包括以相对于第一侧面成近似45°的角度和以相对于第二侧面成近似45°的角度注入。
全文摘要
本发明公开了一种双栅极晶体管及其制造方法，该双栅极晶体管提供了改善的器件性能和密度。本发明的优选实施例使用为双栅极晶体管设置非对称栅极掺杂，其中双栅极中的一个渐弱地掺杂为n型，而另一个渐弱地掺杂为p型。通过将栅极中的一个掺杂为n型，并将另一个掺杂为p型，所得器件的阈值电压得到了改善。具体而言，通过非对称地掺杂两个栅极，所得的晶体管可以在适当地掺杂基体的情况下，具有在能够进行低压CMOS操作的范围内的阈值电压。例如，可形成对于nFET阈值电压是在0V至0.5V之间而对于pFET是在0至－0.5V之间的晶体管。
文档编号H01L29/49GK1518772SQ02812298
公开日2004年8月4日 申请日期2002年6月6日 优先权日2001年6月21日
发明者安德烈亚斯·布赖恩特, 米凯·耶昂, K·保罗·马勒, 爱德华·J·诺瓦克, 戴维·M·弗里德, 杰德·兰金, J 诺瓦克, M 弗里德, 兰金, 安德烈亚斯 布赖恩特, 耶昂, 蕖ぢ砝 申请人:国际商业机器公司