专利名称：非自对准SiGe异质结双极晶体管的制作方法
技术领域：
本发明一般性地涉及半导体电子集成电路的制造，并且更加特别地涉及一种用于制造非自对准异质结双极晶体管(HBT)的方法。
背景技术：
由于其高速开关能力及电流承载能力，双极晶体管是集成电路中的基本元件。因此，已经进行了多种改进来减小这些器件的尺寸和复杂性，同时保持或者甚至是提高其性能。
已知异质结双极晶体管(HBT)为一种类型的双极晶体管，通过提供其基极与射极区之间的带隙差，其提供了优于传统的结双极晶体管的好处。在NPN晶体管中，此带隙差限制了从基极至射极的空穴流，由此其改善了射极注入效率和电流增益。改善的射极注入效率允许使用低电阻率的基极区和高电阻率的射极区，从而建立了高速器件而不危害其它器件参数。由此，HBT可实现高电流增益，而同时具有低基极电阻率和低射极基极结电容。
异质结双极晶体管通常利用III-V族半导体材料形成。这是因为这些材料表现出很高的电子迁移率，并且因为多种先进的晶体生长技术可用于其形成，这些技术包括分子束外延和金属氧化物化学汽相沉积。一般而言，有两种类型的异质结双极晶体管。第一种类型采用宽带隙材料并通过在基体上生长例如GaP、SiC或非晶硅而形成。第二种类型采用窄带隙材料并通过使SiGe合金基极位于硅集极(collector)与硅射极(emitter)之间而形成。
第二种类型的异质结双极晶体管(SiGe HBT)可分类为自对准的或非自对准的。图1(a)至1(j)示出了用于制造传统的自对准HBT的一系列步骤。在图1(a)中，起始的步骤包括在硅衬底1中形成n+次集极区(sub-collectorregion)2。其后，形成浅沟槽区(STI)3、利用n+材料制成的延伸透过(reach-through)层4和n型硅层5。
在图1(b)中，在包括STI和延伸透过区在内的层的上方形成一系列的层。这些层包括约0.05至0.3μm厚的SiGe层6、0.01至0.01μm厚的氧化层7、0.08至0.03μm厚的氮化层8、0.03至0.06μm厚的多晶硅层9、0.08至0.15μm厚的第二氮化层10、以及0.2至0.4μm厚的原硅酸四乙酯(TEOS)层11。
在图1(c)中，在TEOS层顶上形成抗蚀剂层，与直接位于-区域5上方的p型掺杂SiGe基极层6对准。随后构图并回蚀TEOS和第二氮化层至多晶硅层9。这导致了由抗蚀剂层12下的部分TEOS和氮化层制成的叠层13的形成。
在图1(d)中，移除抗蚀剂层并且在叠层13上显影出由氧化物制成的侧壁构造14和15。这些侧壁部分对后续的注入步骤起掩模层的作用，这些注入步骤包括注入p型杂质至包括SiGe层6在内的深度。这些注入的离子形成了非本征p+基极注入区16和17。
在图1(e)中，去除侧壁构造和TEOS层，由此将叠层降低至仅有下面的氮化层。
在图1(f)中，利用已知的高压热氧化技术，将多晶硅层转化为氧化层。通过热氧化多晶硅层，将除由氮化物遮蔽的部分9外该层的所有部分转变为二氧化硅层18。
在图1(g)中，去除形成叠层的氮化层，并且使用氧化层18作为蚀刻掩模，形成透过未转化的多晶硅的开口19。其后，蚀刻开口处下面的氮化层，从而暴露出氧化层17。
在图1(h)中，在n-区域5中的p型SiGe基极下形成用于高fT器件的集极基台(pedestal)注入区20。注入区20与射极开口和非本征基极注入区自对准，并且为n型注入区。(此处的fT为晶体管的截止频率，并且对于高频和微波晶体管是很重要的品质代表。其定义为共射极短路电流增益一致处的频率。截止频率与总射极至集极延迟时间tec成反比。作为品质代表，其指示了器件能够工作的原速度(raw speed)。为获得更高的fT，晶体管应具有很窄的基极、很窄的集极和很低的电容。)在图1(i)中，执行快速热氧化，接着沉积多晶硅层21，其后来在离子注入工艺期间被掺杂以n型杂质。此层随后以氮化层22覆盖，用于短射极快速热退火(RTA)工艺。
最后，在图1(j)中，经过一系列的光致抗蚀剂和蚀刻步骤，完成具有集极20、非本征基极区16和17、本征基极区23、以及具有氮化帽层25的射极区24的自对准、异质结双极晶体管的形成。最后，将形成射极、基极和集极的接触及金属化。
由上述内容可知，很明显，用于形成异质结双极晶体管的传统自对准工艺复杂且耗时。这对于自对准工艺中射极基台的形成产生很大的影响。更加特别的是，在执行射极多沉积步骤以前，图1(j)中所示的介电射极基台和自对准非本征基极结构的形成需要额外的基台反应离子蚀刻(RIE)、间隔壁的沉积与蚀刻、氧化物剥离、高压氧化、以及射极开口RIE步骤。这些步骤增加了制造HBT的时间，并且因此被证实为十分低效。
由此而产生了对于比传统方法更快并且更节约成本的HBT器件制造方法的需求，更加特别地，是按传统观点非自对准且无需形成射极基台的方法。
用于形成非自对准异质结双极晶体管的方法已在美国专利第5656514中提出，其公开了一种这类的HBT，该HBT通过外延生长均匀掺杂的硅射极和基极层而形成。在此器件中，射极杂质浓度低于基极的浓度，与更传统的(单质结)双极结晶体管相反。这就允许对于给定的基极电阻使用更薄的基极，以及降低基极-射极结电容和电场。
514专利中公开的类型的HBT也具有缺点。具体而言，这些HBT通常使用非自对准基极接触和平台隔离。结果，其性能受到了限制。因此，仍存在对于无需接触和平台隔离而形成的异质结双极晶体管的需求，以实现提高的性能。
发明内容
本发明的一个目的在于提供一种用于制造异质结双极晶体管的方法，其与传统方法相比更快、更简便且更节约成本。
本发明的另一个目的在于通过不使用使传统的自对准HBT形成方法变得复杂的惯用射极基台和自对准非本征基极结构来实现上述目的，并且其避免了接触和平台隔离结构的形成，这些结构损害了传统非自对准HBT器件的性能。
本发明的另一个目的在于提供一种用于制造具有与射极多晶硅区对准但未与晶体管的射极开口直接对准的非本征基极区的HBT晶体管的方法。
本发明的另一个目的在于提供一种用于制造异质结双极晶体管的方法，该晶体管降低了用于形成射极和基极区的杂质瞬时增强扩散，其表现为比传统的HBT的形成方法锐得多且窄得多的掺杂形貌。结果，本发明的晶体管结构可以有利地剪裁成用于高速性能。
本发明的另一个目的在于提供一种用于制造异质结双极晶体管的方法，其执行低热循环工艺，因此其允许本方法在形成基极和集极区中使用薄低温外延(LTE)层。薄LTE层在这些区域中的使用增加了晶体管的速度，并且进一步导致了器件整体形貌的降低，使得诸如射极、基极和集极接触开口的中端线工艺(MEOL)更加容易。
本发明的前述及其它目的通过提供一种用于根据下述步骤制造非自对准、异质结双极晶体管的方法来实现，该些步骤包括在浅沟槽区上方沉积第一SiGe多晶硅层并在集极区上方沉积单晶SiGe本征基极区；在第一SiGe多晶硅层上形成氧化层；在氧化层上形成第一氮化层；蚀刻出透过第一氮化层的开口，以第二多晶硅层填充射极开口；从第二多晶硅层和第一氮化层形成射极基台，至少在第一SiGe多晶硅层中注入形成源极/漏极区，其具有与BiCMOS工艺相兼容的PFET源极/漏极注入区。这些注入的SiGe多晶硅区将成为非本征基极区。根据本发明，射极基台制成具有比射极开口更宽的宽度。结果，非本征基极区自对准于射极基台中的第二多晶硅层，但不直接与射极开口对准。
对于基极区与射极开口之间对准的依赖的消除产生了几个有利的影响，不仅仅是用于制造晶体管的工艺步骤数目的减少。更加特别地，通过形成本发明的非自对准HBT，避免了传统技术中复杂且耗时的射极叠层的形成。取代五个层，在一个实施例中，本发明的射极叠层目前仅包括氧化层、氮化层和TEOS层。更少的层数降低了工艺时间、成本和复杂程度。
另外，中间的LTE基极和射极的形成，传统的自对准工艺需要形成射极基台、沉积/蚀刻非本征基极侧壁、注入非本征基极、高压氧化、以及射极开口。相比之下，本发明仅包括形成射极叠层和射极开口。这有利于制造更快且更节约成本的HBT器件。另外，非本征基极注入区现在可以与p型场效应晶体管(PFET)的源极和漏极注入区共享，这进一步简化了工艺。
为形成更有效的器件，可以控制用于形成射极基台的光重叠和临界尺寸公差，以确保基台中的T形多晶硅层在其两侧具有相等的长度。这表现为射极下相等的基极电阻，并且通过最小化基台的宽度，可以等量地减小这些电阻。根据本发明的一个方面，晶体管的延伸透过集极、射极和非本征基极注入区可通过中端线工艺形成接触，例如平整化抛光和接触蚀刻开口工艺。最后，可以在接触上形成金属化。
图1(a)至(j)示出了用于制造HBT器件的传统方法，其包括如下步骤图1(a)为示出在包括次集极区的层上形成-区域和STI区域的视图；图1(b)为示出在图1(a)的结构上形成各个氧化层和半导体层的视图；图1(c)为示出在图1(b)中的最上氧化层上形成以抗蚀剂层作为帽层的基台的视图；图1(d)为示出在剥离抗蚀剂后，在图1(c)中所示的基台上形成侧壁间隔壁的视图；图1(e)为示出形成由于基台间隔壁的氮化层而自对准的非本征基极区的视图；图1(f)为示出将多晶硅层转化为氧化层的视图；图1(g)为示出先于集极注入步骤形成开口的视图；图1(h)为示出形成集极注入区的视图；图1(i)为示出用随后将以n型杂质掺杂的多晶硅填充开口的步骤地视图；以及图1(j)为示出光掩模并蚀刻射极和非本征基极后的最终HBT晶体管的视图。
图2示出了包括于本发明方法的优选实施例中的步骤，其包括图2(a)为示出本发明优选实施例的初始步骤的视图，包括在硅衬底中形成次集极区，接着在衬底的表面上沉积包括SiGe层和掩模层的多个层；图2(b)为示出形成其中将形成晶体管射极的开口的视图；图2(c)为示出完成集极基台注入区的视图；图2(d)为示出在将要形成射极的开口中形成掺杂多晶硅以及氮化帽层的视图；图2(e)为示出根据本发明而形成的射极多晶硅基台的视图；图2(f)为示出在晶体管非本征基极区的形成中用作第一步的沉积光致抗蚀剂材料的视图；
图2(g)为示出使用氮化帽层射极硅基台和光致抗蚀剂作为掩模进行晶体管非本征基极区的注入的视图；图2(h)为示出根据本发明而形成晶体管基极电阻的视图；以及图2(i)为示出形成射极多晶硅与非本征基极区之间的误对准的视图，其使得基极电阻发生改变。
具体实施例方式
参照图2(a)，本发明方法的优选实施例包括在硅衬底50中形成n+次集极区51作为初始步骤。然后，在次集极上形成层52。此层包括-外延层53、浅沟槽隔离(STI)区54、以及n+延伸透过(reach through)区域55。次集极层51和延伸透过区域55可使用已知技术来形成(例如，n型离子注入)，而STI区可通过包括沟槽蚀刻、沟槽填充和平整化抛光在内的工艺来形成。
在层52上形成多个层，优选在-外延硅层53的上方。这些层包括p型导电类型的SiGe层55、基极氧化层56、氮化层57、以及TEOS硬掩模层58。优选，SiGe层约为0.05至0.3μm厚，氧化层为0.01至0.015μm厚，氮化层为0.04至0.07μm厚并且使用快速热化学汽相沉积(RTCVD)或等离子体增强化学汽相沉积(PECVD)工艺制成，而TEOS层为0.05至0.08μm厚并且利用诸如低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)的已知工艺制成。上面给定的厚度仅为优选值。本领域技术人员应理解，其它厚度也可根据需要使用。
在图2(b)中，抗反射涂层(ARC)59和抗蚀剂层60利用标准的射极开口掩模形成在TEOS硬掩模层上。然后，在将要形成晶体管射极的位置处形成射极开口61。此开口首先通过蚀透ARC层，然后是TEOS层以暴露下面起蚀刻停止作用的氮化层而形成。然后，剥离抗蚀剂层和ARC层，并且将TEOS层作为用于后续氮化物蚀刻的蚀刻掩模。优选，用于ARC开口的蚀刻试剂为CF4或N2/O2，而对于TEOS层的蚀刻，使用的试剂是C2F6和N2。CH3F/CO2可用于氮化物蚀刻。
在图2(c)中，使用等离子体蚀刻工艺剥落抗蚀剂。然后将TEOS层作为硬掩模，用CH3F/CO2蚀刻工艺来蚀刻氮化物层。此工艺优选在低功率下进行，以确保光束不聚焦在射极开口的边缘处。CH3F/CO2中的氮化物至氧化物蚀刻(nitride-to-oxide etch)选择性相当高。这就使氮化物蚀刻停止在基极氧化层处。然后在n型区域52中形成基台注入区62。基台注入区优选利用n型杂质形成，并且起到晶体管集极的作用。注入区是自对准的，由于开口61的余留部分控制着注入区的宽度。
在图2(d)中，TEOS层连同基极氧化层一起，使用湿法稀释HF工艺剥离。然后在整个结构的表面上形成多晶硅层63，包括在开口61中。此多晶硅层可以为原位(in-situ)n型掺杂的多晶硅层或可利用n型杂质注入以形成n+区域，其将作为本发明晶体管的射极。多晶硅层还可以是热炉多晶硅层或RTCVD多晶硅层。在掺杂多晶硅上利用例如PECVD工艺形成厚氮化物保护层64。优选，多晶硅层为0.1至0.2μm，而氮化层为0.15至0.3μm。
在图2(e)中，进行了光刻构图和蚀刻。通过在氮化层上，以与期望的射极宽度相对应的宽度涂覆光致抗蚀剂层65来进行构图，如图所示，其包括部分下面的氮化层57。氮化物保护层64、多晶硅层63和氮化层57的暴露部分使用反应离子蚀刻来蚀刻掉。最后，使用例如湿HF工艺蚀刻掉基极氧化层56。优选利用此工艺是因为其将移除氧化物而保持氮化物、多晶硅层和SiGe层的完好。蚀刻停止在SiGe层处，保留了射极基台66。
在图2(f)中，依据如下的步骤形成晶体管的非本征基极区，该步骤包括涂覆光致抗蚀剂材料67，使得抗蚀剂的边缘68停止在下面的STI区域上，如图所示。然后，利用HBr/HeO2工艺去除多晶硅SiGe层56的暴露部分，仅保留SiGe层由光致抗蚀剂材料保护的部分。
在图2(g)中，限定用于PFET源极和漏极注入区的光致抗蚀剂材料，并再一次暴露射极叠层。然后，在与保留的SiGe层隔开预定距离的射极基台的任何一侧上形成抗蚀剂层69。光致抗蚀剂材料通过标准的光刻显影工艺限定。在图2(g)中，层69为注入阻挡光致抗蚀剂。层69与SiGe层之间的间隔对于通常形成为1.1至1.5μm的基极接触而言，应足够大。
用p型杂质注入SiGe层的保留部分和下面n型区域52的一部分，以形成非本征p+基极注入区70。这些注入区可方便地使用氮化物帽层射极叠层作为掩模而对准。优选，PFET源极/漏极注入区可用于非本征基极掺杂，胜于专门的注入。使用PFET源极/漏极注入区有助于节省时间和金钱，因为通过共享BiCMOS工艺中的PFET源极/漏极注入区，而不存在对于独立的非本征基极注入区的需要。本征基极区71设置在非本征基极之间。(图中，左侧的源极/漏极(非本征基极)注入区示出的比右侧的源极/漏极(非本征基极)注入区长。设置展宽的区域作为接触区C。本领域技术人员可理解，接触区可设置在右侧的源极/漏极(非本征基极)注入区，若希望，两个注入区可以为相同的长度。)在图2(h)中，利用等离子体蚀刻工艺去除光致抗蚀剂层69。如图所示，射极多晶硅(NP)与射极开口(EN)之间完全地对准。使用氮化物帽层射极多晶硅作为用于非本征基极注入区的掩模将产生与射极多晶硅对准的非本征基极区，但是不必与射极开口对准。射极多晶硅与射极开口之间的对准现在是依赖于光刻工艺公差和蚀刻偏离。这将在下面更详细地解释。
传统的自对准晶体管具有与射极开口层自对准的非本征基极，因为射极基台侧壁提供了与射极区隔开的固定对称间隔。相比之下，本发明具有直接与射极多晶硅对准而不必直接与射极开口对准的非本征基极，因为射极多晶硅和射极开口的光刻重叠(overlay)由于晶片、透镜和工具的误差而无法理想化。因此，本发明与传统的自对准晶体管相比是非自对准的晶体管。
在图2(h)中，射极多晶硅下的非本征基极电阻Rb1和Rb2可以制成相等，只要射极多晶硅与射极开口之间存在有良好的对准。总基极电阻依赖于Rb1和Rb2的值，其可以通过NP射极多晶硅的尺寸来调整。通过收缩射极多晶硅(NP)的尺寸，来自Rb1和Rb2的贡献可变小，并且总基极电阻可降低。
图2(i)示出了如何将本发明的非本征基极(PFET源极/漏极)注入区与射极多晶硅对准而不与EN射极开口对准。此误对准使得Rb2大于Rb1，该误对准还发生在射极多晶硅与射极开口之间。这是不期望的，因为它对晶体管的性能产生负面影响。射极多晶硅下的非本征基极电阻Rb1和Rb2可通过降低射极多晶硅与射极开口之间的光误差来控制，并可通过收缩射极多晶硅的尺寸来降低。射极多晶硅下的非本征基极电阻Rb1和Rb2应通过收缩射极多晶硅(NP)的尺寸而尽可能地缩小。这将导致误对准的最小化，并且由此改善晶体管的性能。(射极开口EN层和射极多晶硅NP层都与前面的浅沟槽ST层对准。NP与EN之间的误对准是EN与ST和NP与ST层误对准之和。为了最小化误对准，将降低每一层中的光误差和显影偏差。)为了使晶体管运行得更快，期望射极、基极和集极与上一代相比更窄。低温外延(LTE)和射极多晶硅厚度可一代一代地降低。
本发明方法的优选实施例可按多种方式改动。例如，可以用0.05至0.07μm的PECVD氮化层取代0.04至0.06μm的RTCVD氮化层，以进一步降低热循环(thermal cycle)。此0.05至0.07μm的氮化层将在剥离NP氧化物以保留期望水平的寄生电容后降低至0.04至0.06μm。总热循环越低，杂质的外扩散越少。因为基极更窄了，因此基极传输时间降低了，并且晶体管的速度更高了。
如上所述，本发明的方法在多个方面表现出优于传统方法。特别是，本发明法制造出在其非本征基极区内非自对准的异质结双极晶体管。结果，无需现有方法中所需的复杂的射极基台、间隔壁的沉积与蚀刻、以及高压氧化步骤。这进一步降低了总热循环，并最小化了高速晶体管所需的基极和集极宽度。
在本发明方法所形成的器件中，非本征基极不再如传统的自对准晶体管中那般与射极开口自对准。非本征基极直接与射极多晶硅对准，其并未直接与射极开口层对准。
通过上述公开，本发明的其它改动与变化对于本领域技术人员而言是显而易见的。因此，虽然此处仅具体说明了本发明的特定实施例，很显然，可在不脱离本发明的精髓与范围的前提下产生其多个改动模式。
行业应用本发明应用于，例如，用于各种电子器件的异质结双极晶体管的制造。
权利要求
1.一种用于制造异质结双极晶体管的方法，包括(a)在浅沟槽区(54)上方沉积第一多晶硅层(55)，并在集极区上方沉积单晶SiGe本征基极区；(b)在第一多晶硅层上形成氧化层(56)；(c)在氧化层上形成第一氮化层(57)；(d)蚀刻出透过第一氮化层的开口(61)，所述开口与所述晶体管的射极开口相对应；(e)以第二多晶硅层(63)填充所述射极开口(61)；(f)由第二多晶硅层(63)和第一氮化层(57)形成射极基台(66)，所述射极基台具有比所述射极开口宽的宽度；以及(g)至少在第一多晶硅层中注入形成源极/漏极注入区，所述源极/漏极注入区与所述射极基台(66)中的第二多晶硅层自对准。
2.如权利要求1所述的方法，其中第二多晶硅层(63)为T形，其各部分与第一氮化层相重叠。
3.如权利要求2所述的方法，其中形成所述射极基台(66)的所述步骤包括使所述射极基台的一侧上的第一SiGe多晶硅层的长度与所述射极基台的另一侧上的第一SiGe多晶硅层的长度不同，并且其中具有大的长度的那侧将用作基极接触。
4.如权利要求1所述的方法，其中第一多晶硅层(55)为SiGe层。
5.如权利要求4所述的方法，其中所述SiGe层(55)厚度小于0.15μm。
6.如权利要求1所述的方法，其中所述氧化层(56)为高压热氧化层。
7.如权利要求1所述的方法，其中所述集极区为次集极区顶上的-外延区。
8.如权利要求1所述的方法，其中形成所述射极基台的所述步骤包括使所述射极基台(66)的一侧上的第二多晶硅层(63)的长度至少基本与所述射极基台(66)的另一侧上的第二多晶硅层(63)的长度相同，所述基本相同的长度使所述晶体管在所述射极基台的所述的一侧和所述的另一侧上具有相同的基极电阻。
9.如权利要求1所述的方法，其中所述源极/漏极注入区为非本征基极区。
10.如权利要求1所述的方法，其中形成所述射极开口的所述步骤包括在第一氮化层(57)上形成TEOS层(58)；在TEOS层上形成ARC层(59)；在ARC层上形成抗蚀剂(60)；显影抗蚀剂层并在ARC层上形成图形；蚀透ARC层和TEOS层的选定部分；以及剥落抗蚀剂和ARC层，其中TEOS层是用于蚀刻氮化层以形成所述射极开口的硬掩模。
全文摘要
本发明公开了一种用于制造非自对准、异质结双极晶体管的方法，该方法包括形成非本征基极区(70)，其中PFET源极/漏极注入区与射极叠层中的多晶硅对准，而不直接与限定在该叠层中的射极开口对准。这通过使射极基台(66)比射极开口更宽而实现。其有利地去除了对于非本征基极区与射极开口之间的对准的依赖，由此减少了工艺步骤的数目，减少了热循环，并提高了速度。
文档编号H01L29/737GK1656608SQ02812300
公开日2005年8月17日 申请日期2002年6月19日 优先权日2001年6月20日
发明者巴桑思·杰甘纳萨恩, 郑淑珍, 杰弗里·B·约翰逊, 罗布·A·约翰逊, 路易斯·D·兰兹罗蒂, 肯尼思·J·斯坦, 塞沙德里·苏班纳 申请人:国际商业机器公司