专利名称：集成电路的静电放电保护布线的制作方法
技术领域：
本发明通常涉及集成电路。更具体地说，本发明涉及集成电路的静电放电保护。
背景技术：
众所周知，静电放电(ESD)可能损坏电子装置，尤其是那些制造于导体、半导体、绝缘体或者半绝缘体基板上的电子半导体装置，例如集成电路。
静电放电保护装置通常集成于大多数半导体装置的输入/输出通道上，以便于将敏感电路上的过多电荷进行分流。
在半导体装置的输入通道上，通常会提供一些输入电流过流保护措施，例如在该输入通道上连接一个电阻，该电阻会限制输入电流。该电阻通常位于焊垫外边。
然而，对于频率达到GHz量级的高频应用而言，该电阻会造成几个问题。该电路的电阻和电容值的乘积(R×C)限制了该电路的最高工作频率。此外，该电阻本身会引起噪声，其对于低噪声应用而言是有害的。
发明内容
本发明的目的是提供一种用于保护高频集成电路免受过量的正及/或负电压例如静电放电电压损害的装置，而不会在制造集成电路时增加额外加工工序。
根据该发明，上述目标通过一种布线来实现，该布线用于保护高频集成电路，使其免受连接至一焊垫的输入/输出终端上高于正常工作电压的较高电压的损害，其中该布线包含一个介于该焊垫和一集成电路的输入/输出终端之间的半导体压敏电阻，该压敏电阻用同样的工艺制造于同样的芯片上，对于所述的正常工作电压具有低且基本上保持不变的阻抗，而对于所述的较高电压具有较高的阻抗。
图1说明了一个根据本发明使用一个压敏电阻来保护一个集成电路的输入放大器免受静电放电损害的具体实施例，图2是图1中所用的压敏电阻的电阻与电压的关系曲线，图3说明了一个图1中所使用的压敏电阻的第一具体实施例，以及图4说明了图1中所使用的压敏电阻的第二具体实施例。
具体实施例方式
参照附图，本发明将详细描述如下根据本发明，一个硅集成压敏电阻被用来作为高频应用硅集成电路静电放电保护布线中的限流组件。
应该指出的是，利用不同的物理现象，用于此目的的压敏电阻可以有很多种设计方法。达到该预期目的最简便的途径是利用电流载体也就是说电子和空穴的迁移速率随着电场强度的增加而趋于饱和这一现象。这种现象会导致通过该压敏电阻的电流达到饱和，即使该压敏电阻两端的电压仍在继续增加。
图1说明了一个根据本发明用于保护集成电路(没有进一步显示)上的一输入放大器1免受连接至一焊垫2的该放大器1的一输入终端上产生的静电放电损害的布线具体实施例。
根据本发明，一个压敏电阻3被集成在该放大器1的输入终端与该焊垫2之间以限制任何可能出现的静电放电电流。
按照一种为大家所熟悉的方式，本身与高阻抗的静电放电电流限流电阻相连外，该压敏电阻3和该焊垫2之间的连接点还与一个所谓的初级电流分流装置相连接。
在图1所示的具体实施例中，该初级电流分流装置包含一二极管4和一二极管5，其中该二极管4的阳极与位于该压敏电阻3和该焊垫2之间的连接点相连接，其阴极与一个正电压VA相连接，而二极管5的阴极与位于该压敏电阻3和该焊垫2之间的连接点相连接，且其阳极接地GND。
位于该压敏电阻3和该放大器1的输入端之间的连接点与一个所谓的次级电流分流装置相连接，然而，这一项也是可以省略的。
在图1所示的具体实施例中，该次级电流分流装置包括一二极管6和一二极管7，其中该二极管6的阳极与位于该压敏电阻3和该放大器1之间的连接点相连接，其阴极与一个正电压VA相连接，而二极管7的阴极与位于该压敏电阻3和该放大器1之间的连接点相连接，且其阳极接地GND。
初级和次级电流分流装置把任何可能出现的静电放电电流分流到VA或者接地GND处。
应该了解的是，可采用其它的一些电流分流装置，例如可以利用晶闸管二极管。
根据本发明，该压敏电阻3被设计成当其两端电压处于放大器1正常工作电压范围内时保持低且基本上不变的阻抗，而当电压高于正常工作电压的时候则具有较高阻抗。
压敏电阻3的电阻R-电压V关系曲线如图2所示。正如图2中曲线所显示的那样，该压敏电阻3的电阻R在介于V0和V1之间的工作电压范围内保持低且基本上不变的阻抗。
图3说明了根据本发明用来进行静电放电保护的图1中压敏电阻3的第一具体实施例。
图3中的压敏电阻的具体实施例制造于一个含有例如硼的P型基板8上，其中包含有例如磷的N-阱9从该基板8的顶部扩散进基板8。两个N+区10和11被从基板8的顶部植入到N-阱9。N+区10和11被一个延伸进N-阱9内的绝缘体12所隔离，同样延伸进N-阱9内的绝缘体13和14被分别设置于N+区10和11的另一侧。绝缘体12、13和14包含诸如氧化物区或者浅绝缘沟槽。
为了如图1中说明的那样将图3中的压敏电阻连接到放大器1和衬垫2上，在N+区10和11的顶部分别提供了接点15和16。接点15和16包含有如TiSi2或者Co Si2。基板8的底部通常是接地的。
当图1中的放大器1的电压介于正常工作电压V0和V1之间时，图3中的压敏电阻上的接点15和16之间的电阻保持低且基本上不变的阻抗，正如图2中曲线所示的那样。电流将从N+区10经由N-区9流向N+区11。
当图3中的压敏电阻上的接点15和16之间的电位差不断增大以至于高于图1所示放大器1的正常工作电压的时候，例如当静电放电发生的时候，也就是说当N+区10和N+区11之间的电场强度增加以至于超过两区之间的正常电场强度时，N+区10和N+区11之间的电流载体(在这种情况下是电子)的迁移速率将达到饱和。于是通过如图3所示的压敏电阻的电流将达到饱和，即使两区间的电场强度仍在继续增大。换句话说，其阻值会随着通过如图3所示压敏电阻的电压的增加而增加。也就是说，电压＞V1，正如图2中的曲线所示那样。
对N-阱9的掺杂度以及绝缘体12的尺寸进行选择以满足图2特性曲线所示的电气特性。如果上述两项不进行仔细选择的话，所述装置将仅起到一电阻的功能，或者具有一些不适于作为保护装置的特性。
图4说明了根据本发明可以用于静电放电保护的图1中的压敏电阻3的第二具体实施例。
图4中的压敏电阻实施例被制造于一个包含有例如硼的P型基板17之上，其中包含例如磷的N-阱18从基板17的顶部扩散进N-阱18中。三个分离的N+区19、20和21从位于延伸进N-阱18中的两个绝缘体22和23之间的基板17的顶部植入进N-阱18。绝缘体22和23包含有如氧化物区或者浅的绝缘沟槽。
接点24、25和26分别被设置于N+区19、20和21的顶部。接点24、25和26包含有如TiSi2或者CoSi2，基板17的底部通常是接地的。
图4中压敏电阻上与绝缘体22和23相邻接的接点24和26将如图1所示那样与放大器1和焊垫2相连接。
包含有如SiO2的隔离层27被设置于接点24、25之间，隔离层28被设置于接点25、26之间。包含有如多晶硅的栅29和30被设置于这些隔离层27和28的顶部。这些栅29和30与位于N+区20顶部的接点25相互连接。
对于如图1所示的放大器1的正常工作电压，图4中的压敏电阻上的两个接点24和26之间的电阻保持不变，正如图2中的曲线所示的那样。电流将从N+区19流向N+区20，然后从N+区20流向N+区21。
当出现在如接点24上的静电放电电压是正电压的时候，接点24的电势将要高于接点25的电势，栅29和30的情况也是如此。
这导致位于栅29下面的N区的电子从接点24开始慢慢衰竭。因此，N+区19和N+区20之间的电阻将会增大。然而，在栅30下面的N区内电子将开始积聚。
除了因为栅29下面电子衰竭导致的电阻增大以外，当图4中的压敏电阻的N+区之间的电场强度增加到超过了N+区之间的正常电场强度时，N+区之间的电流载体(在这种情况下是电子)的迁移速率将会达到饱和。因而，流经图4中的压敏电阻的电流也将达到饱和，即使N+区之间的电场强度仍在继续增加。换句话说，电阻将会随着图4中压敏电阻两端的电压的增大而增大，正如图2中的曲线所示的那样。
一些相似类型的压敏电阻，例如基于JFET(结型场效应晶体管)或者MESFET(金属半导体场效应晶体管)或关于它们的结合(同样包括与上述压敏电阻的结合)的压敏电阻也能根据本发明所述那样被用于静电放电保护，这对于所属技术领域的任何技术人员而言应该是显而易见的。
权利要求
1.一种用于保护一高频集成电路(1)免受连接至一焊垫(2)上的一输入/输出终端上的超过正常工作电压的较高电压损害的布线，其特征在于该布线包含一个介于该焊垫(2)和该输入/输出终端连同该集成电路(1)之间的半导体压敏电阻(3)，其中该压敏电阻对所述的正常工作电压具有低电阻，而对于所述的较高电压则具有高电阻。
2.根据权利要求1所述的布线，其特征在于对于所述的正常工作电压其压敏电阻电阻基本上保持不变。
3.根据权利要求1所述的布线，其特征在于位于该压敏电阻(3)和该焊垫(2)之间的连接点与一个初级电流分流装置(4，5)相连接。
4.根据权利要求3所述的布线，其特征在于该初级电流分流装置包含两个二极管(4)和(5)，其中二极管(4)的阳极与位于该压敏电阻(3)和该焊垫(2)之间的连接点相连接，且其阴极与一个正电压VA相连接，以及二极管(5)的阴极与位于该压敏电阻(3)和该焊垫(2)之间的连接点相连接，且其阳极接地(GND)。
5.根据权利要求1所述的布线，其特征在于位于该压敏电阻(3)和该集成电路(1)之间的连接点与一个次级电流分流装置(6，7)相连接。
6.根据权利要求5所述的布线，其特征在于该次级电流分流装置包含两个二极管(6)和(7)，其中二极管(6)的阳极与位于该压敏电阻(3)和该集成电路(1)之间的连接点相连接，且其阴极与一个正电压VA相连接，以及二极管(7)的阴极与位于该压敏电阻(3)和该集成电路(1)之间的连接点相连接，且其阳极接地(GND)。
全文摘要
一种集成电路静电放电保护布线。为了保护高频集成电路(1)免受连接至焊垫(2)的输入/输出终端上的高于正常工作电压的高电压的损害，在该焊垫(2)和该输入/输出终端连同集成电路(1)之间集成了一个半导体压敏电阻(3)，其中该压敏电阻对于所述的正常工作电压而言具有低且基本上保持不变的阻抗，而对于所述的超过正常工作电压的较高电压而言则具有较高阻抗。
文档编号H01C7/10GK1554141SQ02817556
公开日2004年12月8日 申请日期2002年8月28日 优先权日2001年9月6日
发明者A·里特温, O·佩特斯森, A 里特温, 厮股 申请人:因芬尼昂技术股份有限公司