半导体器件的制作方法

专利名称：半导体器件的制作方法
技术领域：
本发明涉及改善半导体器件的可靠性的技术，特别是涉及实现对在由低相对介电系数膜构成的绝缘膜内发生的热应力的导电部分的耐久性的提高的半导体器件。
背景技术：
近些年来，为了使以LSI为首的半导体器件的高速化，布线电阻的低电阻化，或层间绝缘膜的低介电系数化等不断前进。具体地说，布线的材料已从铝(Al)向铜(Cu)转移。此外，层间绝缘膜也已实现了从单纯的SiO2膜向包括掺氟SiO2膜或含有有机成分的SiO2膜在内的低相对介电系数膜(low-k)膜的转移。
低相对介电系数膜，采用使其材料的密度降低，或排除材料中的极性等的办法形成。例如，为了实现材料密度的降低，一般地说可进行材料的多孔质化(疏松化)。这样一来，由于低相对介电系数膜密度低，故一般地说杨氏模量等的机械物性值低。就是说，低相对介电系数膜其自身的强度弱。除此之外，低相对介电系数膜，为了降低膜中的介电系数而具有极性低的膜构造。为此，使低相对介电系数膜之间，或低相对介电系数膜与别的膜进行叠层后的叠层膜的叠层界面上的贴紧强度弱。具体地说，归因于在在低相对介电系数膜上加工形成通路孔或布线用沟等时使用的气体的浸透，或加工工艺等，膜的材料将会变质。因此，就存在着低相对介电系数膜的材料自身的机械强度劣化，或含有低相对介电系数膜的叠层膜的界面上的贴紧强度劣化等的可能性。
这些低相对介电系数膜的膜强度的弱或含有低相对介电系数膜的叠层膜的界面处的贴紧强度的弱，特别是在把半导体器件的布线形成为多层构造的多层化工艺中将成为一个大障碍。为了克服该障碍，人们采用界面处理技术或RIE加工时的工艺最佳化等的办法，实现了低相对介电系数膜的膜强度或含有低相对介电系数膜的多层布线构造中的贴紧强度的提高(例如，参看专利文献1)。
特开平11-176635号公报如上所述，低相对介电系数膜的材料，与一般的SiO2系的绝缘膜的材料比较，从本质上说杨氏模量低。除此之外，人们还知道低相对介电系数膜的材料，与一般的SiO2系的绝缘膜的材料比较，线膨胀系数高。这些低相对介电系数膜的杨氏模量低，和其线膨胀系数高，在半导体器件及其制造工艺中，产生未知的不合格的可能性高。然而，对低相对介电系数膜的杨氏模量低和其线膨胀系数高的真正的研究和对策，几乎尚未进行。
本发明人等，鉴于这一点进行了模拟。其结果是首先弄明白了存在着产生其次要讲述的问题的隐患。当要形成布线的层间绝缘膜的杨氏模量减小时，例如，抑制在多层布线形成工艺中在因金属布线上产生的热而引起的变形的力减弱。因此，虽然布线自身所产生的热应力降低，但是布线却变成为自由地伸缩。其结果是，给在布线的端部上形成的通路插针加上布线的变位的量的负载。以下，边参看图41到43边具体地进行说明。图41和图42示出了对设想为把由杨氏模量不同的材料构成的层间绝缘膜一直加热到约400℃的状态时的、加在通路插针的势垒金属膜上的应力的大小和各自的形状，进行模拟的结果。
图41(a)、(b)示出了作为层间绝缘膜使用本身为杨氏模量为60GPa的一般的TEOS膜201的情况下的模拟结果。在该情况下，如图41(a)所示，在通路插针202中在势垒金属膜(TaN膜)203的左侧部分和右侧部分上，未产生大的应力集中。就如在图41(a)中用实线箭头示出的那样，在易于加上应力的通路插针202的势垒金属膜(TaN膜)203的上端部(顶部)和下端部(底部)上，左侧部分和右侧部分都未产生大的应力集中。进而，在通路插针202的全体和势垒金属膜203全体上，也未产生大的应力集中。
此外，在把变形量扩大到10倍后再对剖面形状进行模拟的情况下，如图41(b)所示，在通路插针202和势垒金属膜203上，也几乎未能确认由金属布线204的应力产生的变形。另外，图41(a)所示的的插针，示出的是对在通路插针202和势垒金属膜203的界面附近的、沿着通路插针202的高度方向的垂直方向应力(σz)的分布进行模拟的结果。在进行该模拟时，在图41(b)中把作为顶部势垒层的SiC层205的下表面设定为原点，把通路插针202的高度方向设定为Z轴。这对于其次要说明的图42(a)、(b)所示的模拟及其结果也是同样的。
图42(a)、(b)示出了作为层间绝缘膜使用杨氏模量为11GPa的低相对介电系数膜(low-k膜)206的情况下的模拟结果。在该情况下，由于抑制由热引起的沿着金属布线2 04的长边方向的延伸的力减弱，故就如图42(a)中的实线箭头所示的那样，在通路插针202的势垒金属膜(TaN膜)203中，在其左侧部分和右侧部分的下端部(底部)或上端部(顶部)上就集中有大的应力。以下，把沿着布线的长边方向加到通路插针202上的应力叫做水平负载应力。此外，如图42(b)所示，归因于在布线204上产生的水平负载应力通路插针202和势垒金属膜203产生了大变形。
根据这些结果，就存在着水平负载应力变成为原因使得本身为通路插针的侧壁的势垒金属膜被破坏的可能性高的危机感。当势垒金属膜被破坏时，就存在着例如Cu等的布线用金属材料从该破坏的部分突出到层间绝缘膜内的可能。当布线用金属从通路插针内向层间绝缘膜内突出出来时，就会产生因通路插针内的金属不足所引起的导电层的开路(open)不合格，或突出出来的布线用金属与邻接的导电部分之间的短路，进而因布线用金属一直扩散到器件部分产生器件不合格的可能性增高。如上所述，当布线用金属从通路插针内突出到层间绝缘膜内时，导致产生致命性的通路插针缺陷的可能性高。
此外，如上所述，低相对介电系数膜，其机械强度比一般的层间绝缘膜的机械强度要低1到20GPa左右。除此之外，低相对介电系数膜，其线膨胀系数比一般的层间绝缘膜或布线材料的线膨胀系数要高20到70ppm左右。例如，作为布线材料的Cu的膨胀系数约为16ppm左右。为此，如图43所示，低相对介电系数膜206，例如即便是沿着其厚度方向也易于热膨胀，在其内部易于产生沿着厚度方向的由热应力产生的负载。就是说，在低相对介电系数膜206中，易于产生对衬底的表面垂直的方向，或沿着膜中的通路插针102的高度方向由热应力产生的负载。以下，把沿着低相对介电系数膜的厚度方向加到通路插针202上的应力叫做垂直负载应力。
在低相对介电系数膜206中产生的垂直负载应力，易于加到例如膜206中的通路插针202上。特别是在孤立地配置通路插针202的情况下，在把孤立通路插针202包围起来的通路插针周边区域全体的低相对介电系数膜206的垂直负载应力一极集中于孤立通路插针202上。其结果可以设想半导体器件的制造工艺的高温加热时，在低相对介电系数膜206内发生的垂直负载应力是与孤立通路插针202的破坏连在一起的。这样的现象，显然主要是起因于通路插针202的疏密的配设而产生的。特别是在与未形成布线204的宽的间隔部分(场部分)207邻接地配设的通路插针202上，担心会显著地出现这样的现象。
如上所述，在层间绝缘膜采用低相对介电系数膜的情况下，归因于在热工序中在布线上产生的水平负载应力和在膜内发生的垂直负载应力，在包括通路插针在内的导电部分内产生致命性的缺陷的可能性非常高。因此，在半导体器件中及其制造工序中产生致命性的缺点的可能性非常高。就是说，存在着半导体器件的性能或品质等降低、半导体器件的可靠性降低的可能性。与此同时，还存在着因制造不合格的半导体器件而使半导体器件的成品率降低，使半导体器件的生产效率降低的可能性。

发明内容
本发明，就是为解决上述那样的问题而发明的，其目的在于提供在具备由低相对介电系数膜构成的绝缘膜的半导体器件中，因实现对在导电部分和低相对介电系数膜内产生的热应力引起的负载的导电部分的耐久性的提高而得以提高可靠性的半导体器件。
为了解决上述课题，本发明的一个形态的半导体器件，其特征在于具备在衬底上至少设置1层，相对介电系数在3.4以下的绝缘膜；在上述绝缘膜的内部设置的至少一个导电层；在上述绝缘膜的内部被形成为与上述导电层电连，构成通电路径的至少一个导电插针；在上述导电层的至少下侧至少设置1个，杨氏模量在30GPa以上的增强材料；和被形成为在与上述导电层连接的同时，与上述增强材料接连的至少1个第1增强插针。
此外，为了解决上述课题，本发明的另外一个形态的半导体器件，具备在衬底上设置，相对介电系数在3.4以下的绝缘膜；在上述绝缘膜的内部设置的导电层；在上述绝缘膜的内部被形成为与上述导电层电连，构成通电路径的导电插针；在上述绝缘膜的内部，被设置为与由上述导电层和上述导电插针构成的布线层电截断的增强金属层；在上述绝缘膜的内部被形成为连接到上述增强金属层的下表面上的增强插针，其特征在于上述绝缘膜在上述衬底上设置2层以上，同时，在距上述布线层5微米以内，沿着上述各个绝缘膜的表面被形成为使得比上述增强插针的直径延伸得更长，而且，在上述各个绝缘膜的叠层方向上彼此重叠，同时沿着与上述各个绝缘膜的叠层方向垂直的方向彼此错开，在上述各个绝缘膜之中至少2层不同的上述绝缘膜内至少每层设置1个的上述增强金属层，为了沿着上述绝缘膜的叠层方向把这些至少2个上述增强金属层彼此间连接起来，在上述衬底上至少设置1条由在至少1层的上述绝缘膜内形成的至少1个上述增强插针构成的虚设通路链(dummy via chain)。
倘采用本发明的半导体器件，则可以实现对在导电层和导电插针等的导电部分和低相对介电系数膜的内部产生的热应力引起的负载的、导电部分的耐久性的提高，可以提高可靠性。


图1的工序剖面图示出了实施方案1的半导体器件的制造工序。
图2的工序剖面图示出了实施方案1的半导体器件的制造工序。
图3的工序剖面图示出了实施方案1的半导体器件的制造工序。
图4的工序剖面图示出了实施方案1的半导体器件的制造工序。
图5的工序剖面图示出了实施方案1的半导体器件的制造工序。
图6的工序剖面图示出了实施方案1的半导体器件的制造工序。
图7的工序剖面图示出了实施方案1的半导体器件的制造工序。
图8的剖面图示出了实施方案1的半导体器件。
图9的剖面图模式性地示出了实施方案1的半导体器件的内部的布线构造和在装置内部产生的热应力。
图10的剖面图示出了实施方案2的半导体器件。
图11的剖面图模式性地示出了实施方案2的半导体器件的内部的布线构造和在装置内部产生的热应力。
图12的俯视图示出了实施方案2的半导体器件的布线层和增强布线层各自的配设区域。
图13的剖面图示出了实施方案3的半导体器件。
图14的剖面图示出了实施方案4的半导体器件。
图15的剖面图示出了实施方案5的半导体器件。
图16的俯视图和剖面图示出了实施方案6的半导体器件的增强布线层的配设图形。
图17的俯视图和剖面图示出了实施方案6的半导体器件的另一增强布线层的另一配设图形。
图18的俯视图和剖面图示出了实施方案6的半导体器件的增强布线层的再一配设图形。
图19的俯视图和剖面图示出了实施方案7的半导体器件的虚设通路链的配设图形。
图20是把本发明人等进行的模拟结果画成曲线示出的特性图。
图21的俯视图和剖面图示出了实施方案8的半导体器件的焊盘部分附近的有效布线的构造。
图22的俯视示出了实施方案8的半导体器件的虚设通路链的配设图形。
图23是把本发明人等进行的模拟结果画成曲线示出的特性图。
图24的俯视图示出了实施方案9的虚设通路链的配设图形。
图25的俯视图示出了实施方案9的另一虚设通路链的配设图形。
图26的俯视图示出了实施方案9的虚设通路链的再一配设图形。
图27的俯视图示出了实施方案9的虚设通路链的再一配设图形。
图28的剖面图示出了实施方案10的半导体器件的虚设通路链的构造。
图29的剖面图示出了实施方案10的半导体器件的虚设通路链的另一构造。
图30的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图31的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图32的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图33的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图34的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图35的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图36的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图37的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图38的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图39的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图40的剖面图示出了实施方案10的半导体器件的虚设通路链的再一构造。
图41的特性图和剖面图示出了本发明人等进行的模拟结果。
图42的特性图和剖面图示出了本发明人等进行的模拟结果。
图43的剖面图示出了由低相对介电系数膜构成的层间绝缘膜热膨胀后的状态。
图44的俯视图示出了作为对实施方案7的比较例的半导体器件的布线构造。
具体实施例方式
以下，边参看附图边说明本发明的各个实施方案。
(实施方案1)首先，边参看图1到图9说明本发明的实施方案1。图1到图7的工序剖面图分别示出了本实施方案的半导体器件的制造方法。图8的剖面图示出了本实施方案的半导体器件。此外，图9的剖面图模式性地示出了在本实施方案的半导体器件的内部的布线构造和在器件内部产生的热应力。在该实施方案1中，在作为层间绝缘膜采用低相对介电系数膜(low-k膜)的半导体器件中，对抑制归因于布线等热膨胀在半导体器件的内部产生的应力的技术进行说明。此外，在本实施方案中，2层叠层地设置具备半导体器件的布线层。以下沿着制造工序的顺序系统地说明本实施方案的半导体器件及其制造方法。
首先，如图1(a)所示，在已形成了构成未画出来的各种电子电路的有源区或下层布线等的硅衬底(半导体衬底)1上，依次叠层地设置绝缘膜3、层间绝缘膜(ILDInter-level Dielectrics)4和另一绝缘膜2。具体地说，首先，在硅衬底1的表面上，例如用CVD法一直到其膜厚变成为约50nm为止淀积杨氏模量在约30GPa以上的绝缘膜3。该绝缘膜3，是作为第1增强膜(增强材料)起作用的绝缘膜，在本实施方案中，作为绝缘膜3，例如采用SiCN。接着，在该SiCN膜3的表面上，用CVD法一直到其膜厚变成为约300nm为止淀积第1层的层间绝缘膜4。
层间绝缘膜4，采用相对介电系数约3.4以下的、所谓的低相对介电系数膜(low-k膜)。作为这样的低相对介电系数膜4，例如可以举出SiOC组成的MSQ(Metyl-Polysiloxane)系的low-k膜，或PAE(聚亚芳基醚)系的low-k膜等。在本实施方案中，作为层间绝缘膜4，采用杨氏模量约5Gpa，并且线膨胀系数约40ppm的PAE系的低相对介电系数膜4。因此，在本实施方案中，杨氏模量约30GPa以上的SiCN膜3，被设置为直接接触相对介电系数为约3.4以下，杨氏模量约为5GPa，而且，线膨胀系数约40ppm的PAE系的低相对介电系数膜4的下侧(里面)。接着，在该低相对介电系数膜4的表面上，用CVD法一直到其膜厚变成为约50nm为止淀积杨氏模量在约30GPa以上的第1层绝缘膜2。该低相对介电系数膜4的表面上的绝缘膜2，就作为第1层的封盖层(封盖膜)发挥作用。此外，若把上面所说的SiCN膜3作为第1增强膜，则该低相对介电系数膜4上的绝缘膜2，就将起着第2增强膜的作用。在本实施方案中，作为绝缘膜2，采用例如SiC膜。
其次，如图1(b)所示，从低相对介电系数膜4上的SiC膜2到低相对介电系数膜4的正下边的SiC膜3，形成用来形成后述的第1层的导电层14和导电插针15的第1层的布线层用凹部5。导电插针15被形成为使得电连到导电层14上，并与导电层14一起构成实际上通电的通电路径。就是说，导电层14和导电插针15，由于实际上可以通电而构成原本作为布线起作用的布线层(有效布线层)13。在本实施方案中，布线层13可与导电层14和导电插针15形成一体。就是说，布线层13，被形成为所谓的双镶嵌构造。因此，要把布线层用凹部5形成其上侧由导电层用凹部6，其下侧由导电插针用凹部7构成的的2阶构造。这时，导电层用凹部6和导电插针用凹部7要形成一体。另外，第1层的导电插针15，可作为用来确保与在硅衬底1上形成的电子电路等之间的导电的接触插针15形成。因此，第1层的导电插针用凹部7，可以作为通常的接触插针用凹部7形成。
布线层用凹部5，例如可以用RIE法形成。这时，接触插针用凹部7，为了确保与在接触插针15和在硅衬底1上形成的电子电路等之间的导电，要贯通第1层的SiCN膜3等地形成，以便使硅衬底1的表面露出来。
此外，在布线层13(导电层14)上，要连接上，如后所述，为了实现布线层13对作为导电部分的布线层13和作为绝缘膜的低相对介电系数膜4的内部发生的热应力的耐久性的提高的、第1增强插针(机械增强插针)16。在本实施方案中，把1个第1增强插针1 6形成为直接把其上端部(顶部)连接到导电层14的下表面(里面)上。就是说，与上面所说的导电层14和导电插针15同样，导电层14和第1增强插针16，被形成为本身为一体构造的双镶嵌构造。因此，用来形成第1增强插针16的第1增强插针用凹部8，与导电层用凹部6形成一体。实际上，第1增强插针用凹部8，可以用RIE法与接触插针用凹部7并行地形成。因此，第1增强插针用凹部8，要贯通第1层的SiCN膜3等地形成，以便使硅衬底1的表面露出来。
其次，如图2(a)所示，在第1层的SiC膜(第1层封盖层)2的表面上，在布线层用凹部5的内侧和第1增强插针用凹部8的内侧上，设置势垒金属膜9。势垒金属膜9采用由本身为金属层的Ta膜10和本身为具有导电性的层的TaN膜11构成的Ta/TaN叠层膜9。具体地说，把势垒金属膜9形成为这样的2层构造与布线层13直接接触的内侧为Ta膜10，在该Ta膜10的外侧为TaN膜11。势垒金属膜9用例如施加偏置形式的溅射成膜法一直到其膜厚变成为约10nm为止进行成膜。
接着，使得已形成了势垒金属膜9的硅衬底1不会暴露在大气中那样地，在高真空中搬运硅衬底1，搬运到用来形成将成为导电层14的基础(基底)的电镀薄层(膜)12a的未画出来的溅射装置的处理室内。之后，在Ta膜10的表面上，设置导电层14、导电插针15和第1增强插针16的形成材料。在本实施方案中，用铜(Cu)一体地形成导电层14、导电插针15和第1增强插针16。具体地说，首先，在Ta膜10的表面上，设置由Cu构成的电镀薄层(膜)12a。该电镀薄层12a，用全膜换算一直到其膜厚变成为约70nm为止，用例如自我离子化方式的溅射法(SIS法)进行成膜。
其次，如图2(b)所示，在铜电镀薄层12a的表面上，设置Cu电镀膜12b。该铜电镀膜12b，例如可用电解电镀法成膜。Cu电镀膜12b，可边与Cu电镀薄层12a一体化边进行成膜。借助于此，就可以在Ta膜10的表面上，成膜将成为导电层14、导电插针15和第1增强插针16的各自的形成材料的Cu膜12。
其次，如图3(a)所示，除去不要的势垒金属膜9和Cu膜12。具体地说。用CMP法，研磨除去第1层的SiC膜(第1层的封盖层)2的表面上的势垒金属膜9和Cu膜12。借助于此，从封盖层2上除去布线层用凹部5和第1增强插针用凹部8的外侧的不要的势垒金属膜9和Cu膜12，仅仅在布线层用凹部5和第1增强插针用凹部8的内侧上，才剩下势垒金属膜9和Cu膜12。就是说，仅仅向布线层用凹部5和第1增强插针用凹部8的内侧上，埋入由Ta膜10和TaN膜11的叠层膜构成的势垒金属膜9，以及由导电层14、导电插针15和第1增强插针16构成的Cu膜12。其结果是从第1层的SiC膜2到第1层的SiCN膜3，形成由Cu导电层14和Cu导电插针(Cu接触插针)15构成的第1层的Cu布线层13，以及第1层的Cu第1增强插针16。Cu布线层13，是所谓的Cu双镶嵌布线。
Cu第1增强插针16，与Cu接触插针15同样，贯通本身为杨氏模量约为30GPa以上的第1层的SiCN膜3地形成，以便使得中间存在着势垒金属膜9地间接地与硅衬底1的表面上进行接触。就是说，Cu第1增强插针16，在其下端部(底部)上，被形成为使得中间存在着势垒金属膜9地实质上连接到硅衬底1和第1层的SiCN膜3上。Cu第1增强插针16实质上是不起布线作用的、所谓的虚设插针(牺牲插针)。此外，第1层的Cu笫1增强插针16，也可以叫做Cu增强接触插针，或Cu牺牲接触插针。
其次，如图3(b)所示，在第1层SiC膜2和第1层的Cu布线层13等上，依次叠层地设置第2层的SiCN膜3、第2层的低相对介电系数膜4和第2层的SiC膜(第2层封盖层)2。具体地说，首先，在第1层的SiC膜2和第1层的Cu布线层13等的各自的表面上，用CVD法，淀积第2层的SiCN膜3，一直到其膜厚变成为约50nm为止。该第2层的SiCN膜3，将起着第1层的顶层势垒层(顶层势垒膜)的作用。接着，在第2层的SiCN膜3的表面上，用CVD法一直到其膜厚变成为约300nm为止淀积第2层的低相对介电系数膜4。接着，在第2层的低相对介电系数膜4的表面上，用CVD法一直到其膜厚变成为约50nm为止淀积第2层的SiC膜2。
其次，如图4所示，从第2层的SiC膜2到第2层的SiCN膜3。形成用来形成后述的第2层导电层26和导电插针27的第2层的布线层用凹部17。与第1层的导电层14和导电插针15同样，第2层的导电插针27，被形成为使得与第2层的导电层26电连，与导电层26一起构成实质上可通电的通电路径。就是说，导电层26和导电插针27，由于实际上可以通电而构成原本作为布线起作用的布线层(有效布线层)25。此外，与第1层的布线层13同样，第2层的布线层25可与导电层26和导电插针27形成一体。就是说，布线层25，被形成为所谓的双镶嵌构造。因此，要把布线层用凹部17形成其上侧由导电层用凹部18，其下侧由导电插针用凹部19构成的的2阶构造。这时，导电层用凹部18和导电插针用凹部19要形成一体。另外，第2层的导电插针27，可作为用来确保与在第1层的低相对介电系数膜4内形成的第1层的导电插针13之间的导通的通路插针27形成。因此，第2层的导电插针用凹部19，可以作为通常的通路插针用凹部19形成。
布线层用凹部17，例如可以用RIE法形成。这时，通路插针用凹部19，为了确保通路插针27和第1层布线层13之间的导通，要贯通第2层的SiCN膜3等地形成，以便使得第1层的布线层13的表面露出来。
此外，与第1层的布线层13同样，在第2层的布线层25(导电层26)上，连接用来实现布线层25对在布线层25和低相对介电系数膜4的内部产生的热应力的耐久性的提高的、第2层的第1增强插针28(机械增强插针)。在本实施方案中，把3个第1增强插针28形成为使它们的上端部(顶部)直接连接到导电层26的下表面(里面)上。就是说，与上面所说的导电层26和导电插针27同样，导电层26与3个第1增强插针28，形成本身为一体构造的双镶嵌构造。因此，用来形成第1增强插针28的3个第2层的第1增强插针用凹部20，与导电层用凹部18形成一体。实际上，各个第1增强插针用凹部20，可以用RIE法与通路插针用凹部19并行地形成。因此，各个第1增强插针用凹部20，贯通第2层的SiCN膜3等地形成，以便使第1层的SiC膜2的表面露出来。
另外，在实际的RIE工序中，如图4所示，有这样的可能性产生第1增强插针20的底部达到比第1层的SiC膜2的表面更往下侧的、所谓的过度刻蚀现象。即便是在产生了该过度刻蚀现象的情况下，只要第1增强插针用凹部20的深度，是在其内部形成的第2层的第1增强插针28不与在其下方的未画出来的本来的布线层等电连接的深度，就没有任何问题。
其次，如图5所示，在第2层的SiC膜(第2层封盖层)2的表面上，在布线层用凹部17的内侧和各个第1增强插针用凹部20的内侧上，设置笫2层的势垒金属膜21。与笫1层的势垒金属膜9同样，第2层的势垒金属膜21，采用由Ta膜22和TaN膜23构成的Ta/TaN叠层膜21。具体地说，把势垒金属膜21形成为这样的2层构造与布线层25直接接触的内侧为Ta膜22，在该Ta膜22的外侧为TaN膜23。势垒金属膜21用例如施加偏置形式的溅射成膜法一直到其膜厚变成为约10nm为止进行成膜。
接着，使得已形成了势垒金属膜21的硅衬底1不会暴露在大气中那样地，在高真空中搬运硅衬底1，搬运到溅射装置的处理室内。之后，在Ta膜22的表面上，设置导电层26、导电插针27和第1增强插针28的形成材料。与第1层的导电层14、导电插针15和第1增强插针16同样，用铜(Cu)一体地形成第2层的导电层26、导电插针27和第1增强插针28。具体地说，首先，在Ta膜22的表面上，设置由Cu构成的电镀薄层(膜)24a。该电镀薄层24a，用全膜换算一直到其膜厚变成为约70nm为止，用SIS法进行成膜。
其次，如图6所示，在Cu电镀薄层24a的表面上，设置Cu电镀膜24b。与第1层的Cu电镀膜12b同样，Cu电镀膜24b，可用电解电镀法成膜。Cu电镀膜24b，可边与Cu电镀薄层24a一体化边进行成膜。借助于此，就可以在Ta膜22的表面上，成膜将成为导电层26、导电插针27和第1增强插针28的形成材料的第2层Cu膜24。
其次，如图7所示，除去不要的势垒金属膜21和Cu膜24。具体地说。用CMP法，研磨除去第2层的SiC膜(第2层的封盖层)2的表面上的势垒金属膜21和Cu膜24。借助于此，从封盖层2上除去布线层用凹部17和第1增强插针用凹部20的外侧的不要的势垒金属膜21和Cu膜24，仅仅在布线层用凹部17和第1增强插针用凹部20的内侧上，才剩下势垒金属膜21和Cu膜24。就是说，仅仅向布线层用凹部17和第1增强插针用凹部20的内侧上，埋入由Ta膜22和TaN膜23的叠层膜构成的势垒金属膜21，以及由导电层26、导电插针27和第1增强插针28构成的Cu膜24。其结果是从第2层的SiC膜2到第2层的SiCN膜3，形成由Cu导电层26和Cu导电插针(Cu导电通路插针)27构成的第2层的Cu布线层25，以及第2层的3个Cu第1增强插针28。Cu布线层25，是所谓的Cu双镶嵌布线。
3个Cu第1增强插针28，大体上贯通第2层的SiCN膜3地形成，以便使得中间存在着势垒金属膜21地间接地与第1层的SiC膜2进行接触。就是说，各个Cu第1增强插针28，在其下端部(底部)上，被形成为使得中间存在着势垒金属膜21地实质上连接到杨氏模量约为30Gpa以上的第2层的SiCN膜3和第1层的SiC膜2上。与第1层的Cu第1增强插针16同样，第2层的各个Cu第1增强插针28，实质上是不起布线作用的、所谓的虚设插针(牺牲插针)。此外，第2层的各个Cu第1增强插针28，也可以叫做Cu增强通路插针，或Cu牺牲通路插针。
借助于迄今为止的工序，就可以在硅衬底1上形成由第1层的Cu布线层13和第2层的Cu布线层25等构成，实际上起着布线的作用的2层构造的有效布线部分29。
其次，如图8所示，在第2层SiC膜2和第2层的Cu布线层25等上，依次叠层地设置第3层的SiCN膜3和钝化膜30。具体地说，首先，在第2层的SiC膜2和第2层的Cu布线层25的各自的表面上，用CVD法，淀积第3层的SiCN膜3，一直到其膜厚变成为约50nm为止。该第3层的SiCN膜3，将起着第2层的顶层势垒层(顶层势垒膜)的作用。接着，在该第2层的顶部势垒层(SiCN膜)3的表面上，例如，用CVD法成膜由规定的材料和膜厚构成的钝化膜30。以后，经由预先决定好的工序，得到图8所示的半导体器件31。就是说，得到具有2层的叠层布线构造的本实施方案的半导体器件31。
其次，边参看图9边对在对半导体器件31加热时，在2层构造的低相对介电系数膜4、第1层的Cu布线层13，Cu增强接触插针以及第2层的Cu布线层25和Cu增强接触插针28等中产生的热应力，以及起因于该热应力的负载等进行说明。另外，在图9中，为了易于观看在半导体器件31的内部产生的主要的热应力方向，省略了低相对介电系数膜4、Cu布线层13、Cu增强接触插针16、Cu布线层25和Cu增强通路插针28的斜线部分而画出。
在图9中，各个实线箭头和各个虚线箭头，示出了在半导体器件31的内部产生的主要的热应力的方向。具体地说，图9中的虚线箭头，示出了在给半导体器件31加热时，在低相对介电系数膜4、Cu布线层13和Cu布线层25中产生的热应力，和起因于该热应力的负载的方向。此外，图9中的实线箭头，则示出了在给半导体器件31加热时，为反抗上述热应力和热应力负载而在Cu导电接触插针15、Cu增强接触插针16、Cu导电通路插针27和Cu增强通路插针28中产生的应力(反抗力)的方向。在以下的说明中，把在用图9中的虚线所示的上述热应力和热应力负载之中，沿着Cu布线层13(Cu导电层14)和Cu布线层25(Cu导电层26)的长边方向的热应力和热应力负载总称为水平负载应力。同样，把用图9的中的虚线箭头所示的上述热应力和热应力负载之中，沿着低相对介电系数膜4的厚度方向的热应力和热应力负载总称为垂直负载应力。
如图9所示，在第1层的Cu布线层13(Cu导电层14)的下侧设置的Cu增强接触插针16，实质上已连接到硅衬底1和第1层的SiCN膜3上。同样，在笫2层的Cu布线层25(Cu导电层26)的下侧设置的Cu增强通路插针28，实质上已连接到第1层的SiC膜(第1层的封盖层)2和第2层的SiCN膜(第1层的Cu布线顶部势垒层)3上。此外，Cu增强接触插针16，对于Cu导电接触插针15以规定的间隔C邻近地配置。此外，3个Cu增强通路插针28则在距Cu导电通路插针27规定的范围A内彼此隔以间隔地配设。此外，在3个Cu增强通路插针28之中，距Cu导电通路插针27最近的Cu增强通路插针28，则被配设为以规定的间隔B邻近Cu导电通路插针27。倘采用这样的构成，则可以降低水平负载应力和垂直负载应力集中在Cu导电接触插针15和Cu导电通路插针27上的可能性。因而，可以降低水平负载应力和垂直负载应力集中到由Cu布线层13和Cu布线层25构成的有效布线部分29上的可能性。以下，具体地进行说明。
人们知道低相对介电系数膜4，与表示其机械强度的杨氏模量一般的层间绝缘膜的SiO2系的绝缘膜的杨氏模量比本质上小1到20GPa左右。
根据本发明人等进行的实验，可以确认在低相对介电系数膜4的相对介电系数与杨氏模量之间存在着某种程度的相关关系。例如，在相对介电系数k为3.4左右的低相对介电系数膜4的情况下，已经确认其杨氏模量相当于20GPa左右。因此，当把杨氏模量约在20GPa以下强度的低相对介电系数膜4用做层间绝缘膜时，在加热工序等中就存在着发生由热引起的各种各样的问题的忧患。
就是说，当作为层间绝缘膜的低相对介电系数膜4的杨氏模量小时，在给设置在低相对介电系数膜4内的Cu布线层13和Cu布线层25加热时，抑制在各个布线层13、25内产生的热变形的力就会减弱。于是，各个布线层13、25的内部产生的热应力虽然会降低，但是，各个布线层13、25的变形(伸缩)却会变成为自由起来。其结果是，给在各个布线层13、25的端部上形成的Cu导电接触插针15和Cu导电通路插针27加上各个布线层13、25的变形(变位)所产生的负载。沿着该各个布线层13、25的长边方向的应力，构成上面所说的水平负载应力。
此外，人们知道低相对介电系数膜4，其线膨胀系数比一般的SiO2系的绝缘膜或布线的膨胀系数高20到70ppm左右。例如，作为各个布线层13、25的材料的Cu的膨胀系数为16ppm左右。为此，例如当给低相对介电系数膜4加热时，低相对介电系数膜4就易于沿着其厚度方向热膨胀，在膜内易于产生由沿着厚度方向的热应力产生的负载。就是说，在低相对介电系数膜4中，对于硅衬底1的表面垂直的方向，或沿着膜中的各个插针15、16、27、28的高度方向易于产生由热应力引起的负载。沿着该低相对介电系数膜4的厚度方向的应力，构成上面所说的垂直负载应力。
然而，如图9所示，在本实施方案的半导体器件31的情况下，Cu导电接触插针15和Cu增强接触插针16与在低相对介电系数膜4的内部设置的Cu导电层14形成一体，同时，实质上与硅衬底1和第1层的SiCN膜3连接起来。借助于此，Cu导电层14就通过Cu增强接触插针16实质上连接到硅衬底1和第1层的SiCN膜3上。同样，1个Cu导电通路插针27和3个Cu增强通路插针28与设置在低相对介电系数膜4的内部的Cu导电层26形成一体，同时，已实质上连接到第1层的Cu导电层14(Cu布线层13)/第1层的SiC膜2，和第2层的SiCN膜3上。借助于此，Cu导电层26，就通过各个Cu增强通路插针28实质上连接到第1层的SiC膜2和第2层的SiCN膜3上。第1层的SiC膜2和第1层和第2层的SiCN膜3，其杨氏模量都在30GPa以上，具有比相对介电系数膜4更高的强度。此外，硅衬底1的杨氏模量也在30GPa以上，具有比低相对介电系数膜4更高的强度，这是理所当然的。因此，硅衬底1也起着第3增强材料的作用。
倘采用这样的构造，则在例如半导体器件31的制造工艺中的加热工序中，就可以借助于Cu增强接触插针16和各个Cu增强通路插针28等抑制低相对介电系数膜4的内部的沿着Cu导电层14、26各自的长边方向的热所引起的变形(伸展)。因而，可以借助于Cu增强接触插针16和各个Cu增强通路插针28等分散由低相对介电系数膜4的热膨胀在低相对介电系数膜4内部产生的热应力引起的负载，使之缓和或进行吸收，或者使之逃逸。
此外还可以借助于Cu增强接触插针16和各个Cu增强通路插针28等抑制例如沿着低相对介电系数膜4的厚度方向的热膨胀。因而，可以借助于Cu增强接触插针16和各个Cu增强通路插针28等分散由低相对介电系数膜4的热膨胀在低相对介电系数膜4内部产生的热应力引起的负载，使之缓和或进行吸收，或者使之逃逸。借助于此，就可以抑制由低相对介电系数膜4的热膨胀引起的负载集中在Cu导电层14、26和Cu导电插针15、27等的导电部分上。
如上所述，在本实施方案的半导体器件31的情况下，可以借助于Cu增强接触插针16和各个Cu增强通路插针28等降低水平负载应力和垂直负载应力集中到Cu导电接触插针15和Cu导电通路插针27等上的忧患。特别是可以降低水平负载应力和垂直负载应力集中到Cu导电接触插针15和Cu导电通路插针27的各自的上下两端部上的忧患。
此外，如图9所示，如给Cu增强接触插针16和Cu增强通路插针28加上水平负载应力和垂直负载应力，在各个增强插针16、28自身中就产生对这些应力的反抗力。如在图9中用实线箭头所示的那样，各个增强插针16、28自身中产生的反抗力的方向，是与加到在图9中用虚线箭头所示的各个增强插针16、28上的水平负载应力和垂直负载应力的方向相反的方向。因此，就可以借助于在各个增强插针16、28自身中产生的对热应力的反抗力来降低加到各个增强插针16、28上的水平负载应力和垂直负载应力。因而，可以借助于对在各个增强插针16、28自身上产生的热应力的反抗力，抵消加到各个Cu增强接触插针16、28上的水平负载应力和垂直负载应力。
就是说，在由上面所说的构造构成的半导体器件31中，可以在包括Cu增强接触插针16和Cu增强通路插针28的有效布线部分29全体中减小在其内部产生的水平负载应力和垂直负载应力。加到Cu导电接触插针15或Cu导电通路插针27上的负载则可借助于Cu增强接触插针16和Cu增强通路插针28降低。因此，Cu导电接触插针15或Cu导电通路插针27，几乎不会因加在它们上的负载而劣化。
如上所述，在本实施方案的半导体器件31中，几乎不存在Cu导电接触插针15和Cu导电通路插针27，归因于由热产生的水平负载应力和垂直负载应力而遭受破坏的可能性。此外，把Cu导电接触插针15或Cu导电通路插针27覆盖起来的势垒金属膜也几乎不会因水平负载应力和垂直负载应力而遭受破坏的可能性。即，由Cu导电层14、26和Cu导电插针15、27等构成的导电部分(Cu布线层13、25)就几乎不存在被破坏的可能性。因此，就几乎不存在产生本身为布线材料的Cu因从各个导电插针15、27突出到低相对介电系数膜层间绝缘膜(层间绝缘膜)4上而引起的各个布线层13、25的开路(open)不合格、相邻的导电部分彼此间的短路或器件31内的器件不合格等的可能性。因而几乎不存在在实际上起着原来的布线的作用的有效布线部分29上产生致命性的缺陷的可能性。
因此，在本实施方案的半导体器件31中，在其自身及其制造工艺中，几乎不存在产生致命性的缺点的可能性。其结果是几乎不存在半导体器件31的性能或品质等降低，半导体器件31的可靠性降低的可能性。与此同时，几乎不存在因制造不合格品而使半导体器件31的成品率降低，使半导体器件31的生产效率降低的可能性。
其次，参看图9和表1到表3对本发明人等进行的试验及其结果进行说明。
首先，在这里，为了评价由Cu增强通路插针28产生的应力缓和效果，把第1层的层间绝缘膜4作成为其杨氏模量约为60GPa的TEOS膜，把第2层层间绝缘膜4作成为低杨氏模量的低相对介电系数膜。除此之外，把Cu导电接触插针15、Cu增强接触插针16、Cu导电通路插针27和Cu增强通路插针28的直径分别形成为约0.13微米。此外，把用图9的B所示的各个插针27、28彼此的间隔和这些各个插针27、28的个数，设定为表1到表3所示的大小和个数，形成Cu布线层(Cu双镶嵌布线)13、25。此外，把Cu布线层13、25分别形成为单布线。这时，把Cu布线层13、25中的每一者的各个布线图形的布线宽度设定为约0.13微米，把这些的布线长度设定为约100微米。另外，虽然未画出来，但是Cu增强通路插针28彼此间的间隔也以上述间隔B为准。
然后，形成用具有电路功能的单一的Cu导电通路插针27在叠层方向上把第1层的Cu布线层13和第2层的Cu布线层25电连起来的所谓的无边界链图形。此外，具有该图形的电路功能的插针规模定为10k个。Cu布线层13、25的各自的未画出来的终端进行4端子连接，测定本身为2层布线层(多层布线层)的Cu布线层13、25的电阻变动。此外，以约2微米的间隔多个并设插针的无边界链图形。
然后，用同种膜形成本身为增强材料的顶部势垒膜(顶部势垒层)和封盖膜(封盖层)。具体地说，把这些各种膜分成形成材料的杨氏模量约为30GPa的SiC系膜，约20GPa的MSQ系膜，和约60GPa的p-SiH4膜这3种不同的膜。此外，它们的杨氏模量用MTS系统公司制的Nano Indenter进行测定。
出于根据这样的设定，评价有效布线部分29进而半导体器件31全体的可靠性的目的，在在多层布线工艺工序中加上10次从室温到约400℃的热循环后，测定电阻变化。其结果也一并示于表1。评价用下述标准进行。把试验后的Cu布线层13、25的电阻增加率10％以上的定为不合格。而且，把半导体器件31的制造工艺中的成品率在90％以下的情况定为×，把为90到99％的情况定为△，把99％以上的情况定为○。
表1.顶部势垒层杨氏模量30GPa

表2.顶部势垒层杨氏模量20Gpa

表3顶部势垒层杨氏模量60Gpa

如表1到表3所示，该试验的结果，不具有Cu增强插针28的插针数1的比较材料(试样)全都不合格而与顶部势垒层和封盖层的杨氏模量的大小无关。相对于此，在包括Cu导电插针27在内插针在3个以上(Cu增强插针28在2个以上)，而且，Cu导电插针27、Cu增强插针28彼此间的间隔在约1微米以下的试样中，在顶部势垒层和封盖层的杨氏模量约为30GPa以上的情况下，成品率都在99％以上。就是说，可以得到极其良好的结果。另外，虽然未画出来，根据本发明人等进行的试验，在含包括Cu导电插针27在内设置3个以上的插针的情况下，取决于各个插针的直径的大小，即便是Cu导电插针27、Cu增强插针28彼此间的间隔为约1.5微米左右，试样的成品率也会变成为99％以上。就是说，可以得到极其良好的结果。
此外，由表2可知，例如，即便是在包括Cu导电插针27在内设置5个以上插针(Cu增强插针28，4个)的情况下，当顶部势垒层和封盖层的杨氏模量低于约30GPa时，成品率也会下降，不能得到良好的结果。借助于此，得知Cu增强插针28的下端部(底部)所接连的增强膜(增强材料)，其杨氏模量必须具有30GPa以上的强度。
如上所述，根据本试验，则可知采用把各个插针15、16、27、28彼此间的间隔B、C和增强材料的杨氏模量设定为适宜、恰当的值的办法，就可以形成可靠性高的半导体器件31。
另外，Cu增强插针16、28的间隔B、C越窄则应力减小效果越大。但是，按水平和垂直的各个负载应力分类的恰当的插针个数和间隔，由上面所说的试验结果可知，理想的是以下所述的值。
在以垂直负载应力的缓和为目的的情况下，插针间隔B理想的是在约5微米以下，即便是仅仅设置1个Cu增强插针16、28，也可以缓和垂直负载应力。另一方面，当也考虑水平负载应力的缓和时，则理想的是包括具有电路功能的Cu导电插针15、27在内设置3个以上(Cu增强插针28为2个以上)。此外，理想的是使得插针间隔B、C变成为约1微米以内那样地配设Cu导电插针15、27和Cu增强插针16、28。但是，插针间隔B、C，只要是上面所说的约1微米(规定间隔)以下即可，没有必要完全是等间隔。此外，可知即便是在以垂直负载应力和水平负载应力中的任何一者的应力缓和为目的的情况下，图中9A所示的插针的配设范围，只要在约5微米以下即可。此外，还可知虽然图示省略了，但是在没有电连接而且配设有进行交叉的导电布线的区域内，即便是在规定间隔内不设置增强插针，归因于这些各个布线自身的强度，在应力缓和效果方面也未看到劣化。
如上所述，倘采用该实施方案1，则在具备由低相对介电系数膜4构成的层间绝缘膜的半导体器件31中，就可以实现Cu布线层13、25对在本身为导电部分的Cu布线层13、25和低相对介电系数膜4内发生的热应力产生的负载的耐久性的提高，可以提高可靠性。另外，在不具有例如增强插针的布线层中，已集中在单一的导电插针上的应力(水平负载应力)的分散，采用把布线层自身分割成短的布线进行多层化的办法，也是可能的。然而，在短布线分割的情况下，结果就变成为为了保持1层的量的导电功能需要2层，大大受到设计制约。相对于此，在本实施方案的半导体器件31中，采用把增强插针16、28形成为使得避开它们的下侧导电布线的办法，就可以对垂直负载应力和水平负载应力都发挥应力降低功能。因此，倘采用本实施方案的半导体器件31，就可以提供具有由高可靠性的Cu布线层/low-k膜构造构成的多层布线层的半导体器件31而无须增加布线层数。
(实施方案2)其次，边参看图10到图12边说明本发明的实施方案2。图10的剖面图示出了本实施方案的半导体器件。图11的剖面图模式性地示出了本实施方案的半导体器件的内部的布线构造和在器件内部产生的热应力。图12的俯视图示出了本实施方案的半导体器件的布线层和增强层各自的配设区域。另外，对于那些与实施方案1同一部分赋予同一标号而省略其详细的说明。
在本实施方案中，如图10所示，其特征在于在未形成Cu布线层13、25的宽范围的低相对介电系数膜4的间隔区域(场部分)内形成多层构造的增强布线部分(牺牲多层布线)54。增强布线部分(牺牲多层布线)54，可采用以增强插针47、53在叠层方向上把不具有电路功能的增强布线层(增强导电层、牺牲布线)连接起来的办法构成。以下，以2层构造为例具体地进行说明。
如图10所示，在第1层上，把由1个增强金属层46和2个增强插针(第2增强插针)47构成的的第1层的增强布线层45设置为与Cu布线层13邻近。增强布线层45，与Cu布线层13同样，由Cu构成。此外，增强布线层45，被形成为增强金属层46和各个增强插针47为一体的双镶嵌构造。因此，形成该第1层增强布线层45的第1层的增强布线层用凹部42，被形成为其上侧为增强金属层用凹部43，其下侧为增强插针用凹部44构成的的2阶构造。这时，增强金属层用凹部43和增强插针用凹部44被形成一体。此外，增强插针用凹部44被形成为使得贯通第1层的SiCN膜3等使硅衬底1的表面露出来，以便使得各个增强插针47可以实质上接触到硅衬底1上。该第1层的增强布线层用凹部42，，用RIE法被与第1层的布线层用凹部5并行地形成。
在增强布线层45的外侧，设置有由Ta膜10和TaN膜11构成的势垒金属膜9。各个增强插针47，与Cu导电接触插针15和Cu增强接触插针16同样，使得通过势垒金属膜9间接地接触到硅衬底1的表面上那样地，贯通杨氏模量约30GPa以上的第1层的SiCN膜3地形成。就是说，增强插针47，被形成为使得在其下端部(底部)上通过势垒金属膜9实质上连接到硅衬底1和第1层的SiCN膜3上。另外，在像这样地把增强布线部分54的增强插针47连接到作为增强材料的硅衬底1上的情况下，要预先使要连接有效布线部分29中的接触插针15的硅衬底1的区域，和要连接增强插针47的硅衬底1的区域彼此电绝缘。
此外，增强金属层46，被形成为与Cu布线层13电截断。就是说，增强布线层45与Cu布线层13电绝缘。因此，增强布线层45，被形成为实质上不作为布线发挥作用的虚设布线(牺牲布线)。第1层的增强插针47，也可以叫做增强接触插针或牺牲接触插针。
该第1层的增强布线层45和势垒金属膜9，在形成第1层的Cu布线层13和势垒金属膜9时并行地形成。此外，在以下的说明中，把增强布线层45、增强金属层46、和增强插针47分别叫做Cu增强布线层45、Cu增强金属层46和Cu增强接触插针47。
在第2层中，设置由1个增强金属层52和1个增强插针(第2增强插针)53构成的第2层的增强布线层51。该第2层的增强布线层51，沿着层间绝缘膜(低相对介电系数膜)4的叠层方向被设置为使得连接到第1层的增强布线层45上。增强布线层51，也和Cu布线层25同样，由Cu形成。此外，增强布线层51，被形成为增强金属层52和各个增强插针53为一体的所谓的双镶嵌构造。因此，要把要形成该第2层的增强布线层51的第2层增强布线层用凹部48形成为由其上侧为增强金属层用凹部49，其下侧为增强插针用凹部50构成的的2阶构造。这时，增强布线层用凹部49和增强插针用用凹部50要形成一体。此外，增强插针用凹部50，被形成为使得贯通第2层的SiCN膜3等使第1层的Cu增强布线层45(Cu增强金属层46)露出来，以便使得各个增强插针53实质上可以接触到第1层的Cu增强布线层45(Cu增强金属层46)上。该第2层的增强布线层用凹部48，用RIE法与第2层的布线用凹部17并行地形成。
在增强布线层51的外侧，设置有由Ta膜22和TaN膜23的叠层膜构成的势垒金属膜21。各个增强插针53，与Cu导电通路插针27同样，被形成为使得大体上贯通第2层的SiCN膜3以便通过势垒金属膜21间接地连接到Cu增强布线层45(Cu增强金属层46)的表面上。就是说，各个增强插针53，被形成为使得在其下端部(底部)上，通过势垒金属膜21实质上连接到杨氏模量约为30GPa以上的Cu增强金属层46和第2层的SiCN膜3上。
此外，增强金属层52，被形成为与Cu布线层25电截断。就是说，增强布线层51与Cu布线层25电绝缘。因此，增强布线层51，被形成为不作为布线发挥作用的虚设布线(牺牲布线)。第2层的增强插针53，也可以叫做增强通路插针或牺牲通路插针。
该第2层的增强布线层51和势垒金属膜21，可在形成第2层的Cu布线层25和势垒金属膜21时并行地形成。此外，在以下的说明中，决定把增强布线层51、增强金属层52、和增强插针53分别叫做Cu增强布线层51、Cu增强金属层52和Cu增强通路插针53。
如上所述，第1层的Cu增强布线层45和第2层Cu增强布线层51，实际上是不作为布线发挥作用的虚设布线(牺牲布线)。就是说，各个Cu增强布线层45、51，是构成由用来提高相邻的有效布线部分29的机械强度的2层构造构成的的增强布线部分54的布线层。因此，如图10所示，本实施方案的半导体器件41，具备分别由2层的叠层布线构造构成的的有效布线部分29和增强布线部分54。倘采用这样的构造，则可以降低水平负载应力和垂直负载应力集中于由Cu布线层13和Cu布线层25构成的有效布线部分29内的忧患。特别是可以减小垂直负载应力集中于有效布线部分29内的忧患。以下，边参看图11边具体地进行说明。
另外，在图11中，为了便于观看在半导体器件41的内部产生的主要热应力的方向，省略斜线地画出了低相对介电系数膜4、Cu布线层13、Cu增强接触插针16、Cu布线层25、Cu增强通路插针28、Cu增强布线层45和Cu增强布线层51。此外，图11中的实线箭头和虚线箭头所示的应力(负载、反抗力)，与图9中的实线箭头和虚线箭头是同样的。
如图11所示，在本实施方案的半导体器件41中，与Cu布线层13电截断的Cu增强金属层46，在由低相对介电系数膜4构成的的第1层的层间绝缘膜的内部被设置为与Cu布线层13接近。此外，2个Cu增强接触插针47，在与Cu增强金属层46形成一体的同时，实质上已连接到硅衬底1和第1层的SiCN膜3上。借助于此，Cu增强金属层46，就通过各个Cu增强接触插针47实质上连接到硅衬底1和第1层的SiCN膜3上。同样，在由低相对介电系数膜4构成的的第2层的层间绝缘膜的内部且在Cu增强金属层46的上方，设置与Cu布线层25电截断的2个Cu增强金属层52。此外，Cu增强通路插针53在与各个增强金属层52形成一体的同时，实质上连接到第1层的Cu增强金属层46(Cu增强布线层45)和第2层的SiCN膜3上。借助于此，各个Cu增强金属层52，就实质上通过各个Cu增强通路插针53连接到第1层的Cu增强金属层46(Cu增强布线层45)和第2层的SiCN膜3上。
倘采用这样的构造，例如在半导体器件41的制造工艺中的加热工序中，就可以借助于Cu增强接触插针47和各个Cu增强通路插针53等抑制沿着低相对介电系数膜4的厚度方向的热膨胀。进而，可以借助于Cu增强接触插针47和各个Cu增强通路插针53分散缓和或吸收归因于低相对介电系数膜4的热膨胀而在低相对介电系数膜4的内部产生的热应力所引起的负载，或者使之逃逸。借助于此，就可以抑制由低相对介电系数膜4的热膨胀所产生的负载集中于Cu导电层14、26和Cu导电插针15、27等的导电部分(有效布线部分29)。此外，还可以借助于Cu增强金属层46、52自身和各个Cu增强插针47、53自身中产生的对热应力的反抗力减小由在低相对介电系数膜4内部产生的热应力引起的负载。
其次，边参看图11和图12以及表4边对本发明人等进行的试验及其结果进行说明。
用与实施方案1同样的试验工艺，进行对半导体器件41的有效布线部分29的垂直负载应力耐性的图形依赖性评价。另外，评价方法，也以实施方案1为准。但是，在本试验中，第1层和第2层的层间绝缘膜4，采用具有杨氏模量为约10GPa，线膨胀系数约为60ppm的物性值的MSQ(Metyl-Polysiloxane)系的低相对介电系数膜(low-k膜)。此外，顶部势垒层3，采用杨氏模量约为30GPa的SiCN膜3。
在本试验中，如下所示地设定具有电路功能的有效布线部分29的周边构造。根据实施方案1的试验结果，共计设置4个Cu导电接触插针15和Cu增强接触插针16，此外，共计设置4个Cu导电通路插针27和Cu增强通路插针28。此外，Cu导电接触插针15和Cu增强接触插针16之间的间隔C，和Cu增强接触插针16彼此间的间隔设定为约0.26微米。另一方面，在第2层的Cu布线层25上，以表4所述的间隔配设Cu导电通路插针27和Cu增强通路插针28。此外，如图11和图12所示，在与有效布线部分29邻接的间隔部分(场部分)上，以表4所述的间隔(E)配设增强布线部分(增强多层布线)54。
此外，增强布线部分54的Cu增强插针47、53彼此间的间隔，根据实施方案1的试验结果，以与在具有电路功能的有效布线部分29上形成的插针间隔B同一间隔进行配设。此外，增强布线部分54，变成为使得在各层间Cu增强布线层45、51大体上垂直那样地排列的构造。此外，布线宽度被形成为使得与Cu增强布线层45、51中的每一者相邻的间隔的宽度都变成为等间隔。即，使增强布线部分54成为使得变成为所谓的线和间隔图形(line and space pattern)变成为等间隔。同时，还把Cu增强布线层45、51形成为使之变成为对每一层决定的设计规则的最小规则宽度。
如图11所示，设Cu增强接触插针47彼此间和Cu增强通路插针53彼此间的间隔为D。此外，如图11和图12所示，设第1层的Cu导电层14和第1层的Cu增强金属层46之间的间隔为E。但是，图12所示的Cu布线层13、25和Cu增强布线层45、51中的每一者的大小或布线图形的形状等，与图10和图11所示的Cu布线层13、25和增强布线层45、51中的每一者的大小和布线图形的形状等不一致。为了易于观看图面以便易于理解本发明的宗旨，在图10、图11和图12中都有意地把Cu布线层13、25和Cu增强布线层45、51中的每一者大小和布线图形的形状等画得不同。
表4

基于以上面所说明的设定的结果，如表4所示，配设在Cu布线层25上的插针间隔B，已判明理想的是约为5微米以下。就是说，从缓和垂直负载应力的观点来看，要配设在Cu布线层13、25上的插针间隔B、C，只要作成为约5微米以下即可。同样，各个Cu增强布线层(牺牲多层布线)45、51的插针间隔D也希望在约5微米以下。此外，还已经判明有效布线部分29的第1层的Cu导电层14，和增强布线部分54的第1层的Cu增强金属层46之间的间隔(图形间距离)E理想的也是在约5微米以下。此外，包括本身为本试验的试样的2层构造在内，在布线层已形成为多层构造的多层布线构造中，已经判明在各层中，更为理想的是把有效布线部分29的Cu导电层14(26)、和增强布线部分54的Cu增强金属层46(52)之间的间隔(图形间距离)E作成为5微米以下。此外，为了缓和垂直负载应力，希望把Cu导电接触插针15和Cu增强接触插针47之间的插针间隔，或Cu导电通路插针27与Cu增强通路插针53之间的插针间隔，配设为用本实施方案得到的规定的间隔(约5微米以下)。
此外，至于增强布线部分(增强多层布线)54的图形形状，已经判明可以得到后述的图16到图18所示的那样各种各样的形状。即便是在这样的情况下，也可以得到与本实施方案同样的结果。对于这一点将在后述的实施方案6中详细地说明。
此外，如上所述，在增强布线部分54中，承担增强功能的部分主要是Cu增强接触插针47和Cu增强通路插针53。借助于此，各个Cu增强布线层45、51就没有必要以最小规则线宽形成。即便是用宽度宽的布线形成各个Cu增强布线层45、51，只要各个插针47、53彼此间的间隔D在上面所说的规定范围内，仍可以得到良好的结果。
如上所述，倘采用本实施方案2，则可以得到与上面所说的实施方案1同样的效果。此外，特别是由于把Cu导电层14和Cu增强金属层46之间的间隔E设定为约5微米以下，故可以大幅度地减小要加到有效布线部分29上的垂直负载应力。
此外，在不构成通电路径的增强布线部分54中，作为顶部势垒层的各层的SiCN膜3和作为封盖层的SiC膜2就不是非要不可。因此，倘采用本实施方案的半导体器件41，则即便是不设置由这些SiCN膜3和SiC膜2构成的增强材料，也可以减小要加到有效布线部分29上的垂直负载应力。就是说，可以发挥增强布线部分54的机械增强功能。其理由如下。
如上所述，本身为虚设布线(牺牲布线)的第1层的Cu增强布线层45的各个Cu增强接触插针47，实质上通过势垒金属膜9连接到硅衬底1上。硅衬底1当然其杨氏模量在30GPa以上，与SiCN膜3与SiC膜2同样，可以作为增强材料发挥作用。因此，即便是在第1层的SiCN膜3已被省略的情况下，各个Cu增强接触插针47实质上仍可以连接到增强材料上。借助于此，第1层的Cu增强布线层45(Cu增强金属层46)，实质上通过各个增强接触插针47连接到硅衬底1上。
此外，如上所述，本身为虚设布线的第2层的Cu增强布线层51，被形成为使得沿着层间绝缘膜(低相对介电系数膜)4的叠层方向连接到第1层的Cu增强布线层45上。第2层的Cu增强布线层51的各个Cu增强通路插针53，实质上通过势垒金属膜21连接到第1层的Cu增强布线层45(Cu增强金属层46)上。Cu增强布线层45，当然其杨氏模量在30GPa以上，与SiCN膜3和SiC膜2同样，可作为增强材料发挥作用。因此，即便是在省略了第2层的SiCN膜3和SiC膜2的情况下，各个Cu增强接触插针53，实质上可以连接到增强材料上。借助于此，第2层的Cu增强布线层51(Cu增强金属层52)实质上通过各个Cu增强通路插针5 3连接到作为增强材料的第1层的Cu增强布线层45(Cu增强金属层46)上。
如上所述，在本实施方案的半导体器件41中，第1层的Cu增强布线层45在实质上可以连接到作为增强材料的硅衬底1上的同时，第2层的Cu增强布线层51可以实质上连接到作为增强材料的第1层的Cu增强布线层45上。因此，即便是省略作为增强材料的SiCN膜3和SiC膜2的情况下，仍可以发挥在增强布线部分54中的机械强度增强功能。借助于此，就可以减小加到有效布线部分29上的垂直负载应力。
此外，倘采用本实施方案，由于具有这样的增强布线部分54，故也可以实现顶部势垒层3或封盖层2与低相对介电系数膜4之间的界面处的贴紧强度的改善，也可以提供具有由可靠性高的Cu布线层/low-k膜构造构成的多层布线层的半导体器件41。
(实施方案3)其次，边参看图13边说明本发明的实施方案3。图13的剖面图示出了本实施方案的半导体器件。另外，对于那些与实施方案1同一部分赋予同一标号而省略其详细的说明。
如图13所示，在本实施方案3的半导体器件61中，还把1个Cu增强通路插针28附加到第2层的Cu布线层25上，以下，具体地进行说明。
通常，具有电路功能的通路插针，从布线布局(设计规则)的效率上的观点看，理想的是配设在各层的布线层的最端部上。但是，在已形成了布线层的层间绝缘膜的内部具有可以延长布线层的余裕的区域中，理想的是把具有电路功能的通路插针配设在被增强通路插针(牺牲通路插针)夹持的位置上。就是说，用已形成了具有电路功能的通路插针的布线层的部分，在与已形成了本来的布线层的一侧相反的一侧形成延长部分(贮存器)。然后，在该贮存器上形成增强通路插针。
如图13所示，在半导体器件61中，在与已形成了3个Cu增强通路插针28的一侧相反的一侧形成延长地形成第2层的Cu布线层25的Cu导电层26。该延长部分就变成为贮存器62。然后，在该贮存器62距Cu导电通路插针27远的一侧的端部上，形成1个Cu增强通路插针28。借助于此，就变成为在Cu导电通路插针27的两侧，配设有Cu增强通路插针28的构造。
如上所述，倘采用该实施方案3，则可以得到与上面所说的实施方案1同样的效果。此外，由于变成为Cu导电通路插针27从其两侧用Cu增强通路插针28夹起来(围起来)的构造，故可以大幅度地减小要加在Cu导电通路插针27上的水平负载应力和垂直负载应力。因此，若采用本实施方案的半导体器件61，则可以进一步提高Cu布线层13、25对由在本身为导电部分的Cu布线层13、25和低相对介电系数膜4内发生的热应力引起的负载的耐久性。就是说，半导体器件61，可以进一步提高其可靠性。
(实施方案4)其次，边参看图14边说明本发明的实施方案4。图14的剖面图示出了本实施方案的半导体器件。另外，对于那些与实施方案1同一部分赋予同一标号而省略其详细的说明。
如图14所示，在本实施方案的半导体器件71中，各个Cu增强通路插针28都被形成为朝向下方延长，完全贯通第2层的SiCN膜3和第1层的SiC膜2。此外，各个Cu增强通路插针28的下端部突入到第1层的低相对介电系数膜(层间绝缘膜)4的内部。因此，各个Cu增强通路插针28，在其中间部分(中腹部分)处就实质上连接到本身为增强材料(增强膜)的SiCN膜3和SiC膜2上。
如上所述，倘采用本实施方案4，就可以得到上面所说的实施方案1和2的各个实施方案同样的效果。此外，本实施方案的Cu增强通路插针28，如图14所示，可以形成与在下层(第1层)的低相对介电系数膜(层间绝缘膜)4的内部形成的Cu导电层14(Cu布线层13)等不进行电接触的位置和形状。借助于此，就可以几乎消除在器件71内产生层间的短路等的电性不合格的忧患。与此同时，还可以减小要加到由第2层的Cu导电层26和Cu导电通路插针27构成的的Cu布线层25上的水平负载应力和垂直负载应力。
(实施方案5)其次，边参看图15边说明本发明的实施方案5。图15的剖面图示出了本实施方案的半导体器件。另外，对于那些与实施方案1同一部分赋予同一标号而省略其详细的说明。
如图15所示，在本实施方案的半导体器件81中，未设置成为封盖层的SiC膜。作为增强材料，仅仅把实质上要把Cu增强通路插针28、53连接起来的SiCN膜3设置为直接与第1层和第2层的低相对介电系数膜(层间绝缘膜)4进行接触。
如上所述，倘采用本实施方案5，则可以得到与上面所说的实施方案1到4同样的效果。即便是省略了SiC膜，实质上Cu增强通路插针28、53也可以连接到本身为增强膜的SiCN膜3上。因此，可以实现对由在本身为导电部分的Cu布线层13、25和低相对介电系数膜4内发生的热应力引起的负载的Cu布线层13、25的耐久性的提高。就是说，可以提高半导体器件81的可靠性。
此外，与上面所说的实施方案2的半导体器件41同样，在本实施方案的半导体器件81中，在不构成通电路径的增强布线部分54中，并非一定需要作为顶部势垒层的各层的SiCN膜3不可。此外，即便是不设置本身为增强材料的各个SiCN膜3，也可以减小要加在有效布线部分29上的垂直负载应力。就是说，可以发挥增强布线部分54的机械增强功能。其理由如在实施方案2中说明的那样。
(实施方案6)其次，边参看图16到图18边说明本发明的实施方案6。图16到图18的俯视图和剖面图示出了本实施方案的半导体器件的增强布线层的各种各样的配设图形。另外，对于那些与实施方案1同一部分赋予同一标号而省略其详细的说明。
在图16所示的半导体器件91中，由Cu增强金属层93和Cu增强接触插针94(Cu增强通路插针94)构成的Cu增强布线层92，被形成为把3层(n-1层、n层、n+1层)叠层起来。就是说，半导体器件91，具有多层增强布线构造。此外，如图16(a)、(b)所示，各层的Cu增强布线层92，被配置为使得它们的长边方向与相邻的层的Cu增强布线层92的长边方向大体上垂直。另外，图16(b)是沿着图16(a)中点划线X-X示出的剖面图。
此外，在图17所示的半导体器件101中，与上面所说的半导体器件91同样，由Cu增强金属层93和Cu增强接触插针94(Cu增强通路插针94)构成的Cu增强布线层92，被形成为把3层(n-1层、n层、n+1层)叠层起来。就是说，半导体器件101，也具有多层增强布线构造。但是，在半导体器件101中，如图17(a)、(b)所示，各层的Cu增强布线层92，要在叠层方向上大体上同一位置上配设，以便使得它们的长边方向在所有的层中都一致(变成为大体上平行)。另外，图17(b)是沿着图17(a)中点划线Y-Y示出的剖面图。
此外，在图1 8所示的半导体器件111中，由Cu增强接触插针(Cu增强通路插针)114和与增强插针114大体上同一大小(尺寸)和形状的Cu增强金属层113构成的Cu增强布线层112，被形成为把3层(n-1层、n层、n+1层)叠层起来。就是说，半导体器件111，也具有多层增强布线构造。另外，图18(b)是沿着图18(a)中点划线Z-Z示出的剖面图。
另外，在图16到图18中，为了便于看图，省略了最上层的SiC膜2、SiCN膜3、和钝化膜30。此外，各个半导体器件91、101、111各自的有效布线部分的构成，由于与把上面所说的实施方案1到5中的任何一个实施方案的有效布线部分29作成为3层构造的情况是同样的，故省略其图示。
如上所述，倘采用本实施方案6，则可以得到上面所说实施方案2、4、和5同样的效果。特别是，就如本实施方案的半导体器件91、101、111所示，采用把Cu增强布线层92、112形成为适宜、恰当的大小和形状，同时在恰当的位置上配置的办法，就可以在保持增强效果的同时，减小设计规则要求的Cu增强布线层(牺牲多层布线)92、112的设计上的制约。就是说，在可以保持Cu增强布线层91、112的机械增强效果的同时，提高设计上的自由度。另外，在已把布线层形成为多层构造的多层布线构造的情况下，在各层中，把未画出来的有效布线部分的Cu导电层，和增强布线部分的Cu增强金属层93、103之间的间隔(图形间距离)作成为约5微米以下是理想的。
(实施方案7)其次，边参看图19和图20边说明本发明的实施方案7。图19的俯视图和剖面图示出了本实施方案的半导体器件的虚设通路链的配设图形。此外，图20是把本发明人等进行的模拟结果画成为曲线示出的特性图。另外，对于那些与实施方案1同一部分赋予同一标号而省略其详细的说明。
在本实施方案中，例如在具有Cu多层布线构造的半导体器件中，用其杨氏模量约为20GPa以下的低相对介电系数膜，形成在已设置了有效布线部分的通路插针(接触插针)的多层的绝缘膜(层间绝缘膜)之中至少1层的绝缘膜。这时，在有效布线的附近，配设由所谓的通路链构成的虚设布线(虚设通路链)。借助于此，抑制在把插针覆盖起来设置的势垒金属膜、和插针周围的绝缘膜中产生龟裂(裂纹)的可能性。
首先，对本实施方案的现有技术进行说明。如上所述，用做层间绝缘膜的一般的低相对介电系数膜，几乎都是其杨氏模量低到约20Gpa以下，而且线膨胀系数大到约20ppm以上的膜。此外，例如作为布线材料的Cu线膨胀系数，在从室温到约500℃的温度范围内，约为16ppm到30ppm。相对于此，在在Cu布线和层间绝缘膜之间使用的势垒金属膜多为Ta或Ti等的高熔点金属或其化合物，它们的线膨胀系数约为10ppm以下。为此，在退火或熔结等的高温工艺中，在被夹在Cu和低相对介电系数绝缘膜之间的势垒金属膜中，就会因这些各个材料的线膨胀系数之差而产生大的热应力。当该热应力增大到根据势垒金属膜的材料的种类定好的规定的值以上时，在势垒金属膜上就会产生裂纹。一般地说，把通路插针的侧壁部分覆盖起来设置的势垒金属膜，由于膜厚比在别的地方设置的势垒金属膜更薄，故易于产生裂纹。
此外，出于防止由例如进行CMP时的凹进或外部应力产生的层间绝缘膜的剥离的目的，可以采取所谓的在孤立布线的周围围上虚设布线的对策。以下，对在孤立布线的周围围上虚设布线的技术，边参看图44(a)、(b)边简洁地进行说明。
图44(a)、(b)的俯视图示出了对后述的本实施方案的半导体器件的、作为比较例的半导体器件的布线构造。在图44(a)中示出了在设置有通路插针301的孤立布线(有效布线)302的周围，围上由通路插针或无接缝的单一构造构成，布线长度长的虚设布线303的布线构造。相对于此，在图44(b)中，则示出了仅仅由设置有通路插针301的孤立布线302构成的布线构造。此外，在图44(a)、(b)所示的各半导体器件中，作为通路插针301和孤立布线302的周围的层间绝缘膜304，使用了杨氏模量约为5GPa，而且，线膨胀系数约40ppm的低相对介电系数膜。但是，在图44(a)、(b)中，为了便于看图，省略了势垒金属膜。
本发明人等，用模拟技术，求在对图44(a)、(b)所示的各个半导体器件进行退火处理时的通路插针301和孤立布线302的势垒金属膜中产生的热应力。根据该模拟的结果，在把虚设布线303配设在孤立布线302的周围的情况下，与仅仅孤立布线302的情况下比较，可知在通路插针301的侧壁部分的势垒金属膜中产生的热应力大。就是说，可知如果在孤立布线302的周围配设单一而且布线长度长的现有的虚设布线303，则在通路插针301的侧壁部分势垒金属膜上易于产生由热应力产生的裂纹。当在势垒金属膜上产生了裂纹时，存在着该裂纹一直进展到低相对介电系数绝缘膜304内，在绝缘膜304上也产生裂纹的可能。如果在绝缘膜304上产生了裂纹，则在其内部出于高温的压缩应力状态的Cu等的布线材料就易于突出出来。而当布线材料突出到绝缘膜304内的裂纹上时，就会产生短路不合格，降低半导体器件的成品率。
为了解决这样的问题，在本实施方案中，把上面所说的虚设布线构成为所谓的虚设通路链，并把该虚设通路链配设在孤立布线等的有效布线的附近。借助于此，就可以抑制把有效布线或通路插针等覆盖起来设置的势垒金属膜或绝缘膜上产生裂纹的可能。以下详细地进行说明。
首先，边参看图19(a)、(b)，边对本实施方案7的虚设通路链的构造进行说明。另外，图19(b)是沿着图19(a)中的虚线W-W示出的剖面图。此外，在图19(a)中为了便于看图，省略了势垒金属膜9(10、11)的图示。
如图19(a)所示，在本实施方案的半导体器件121中，把作为孤立布线(有效布线)的Cu布线层25设置为从其周围把它围起来，作为虚设布线的虚设通路链122沿着低相对介电系数膜4的表面进行扩展。本实施方案的虚设通路链122的构成为用Cu增强通路插针125把多个由1个Cu增强金属层124和2个Cu增强通路插针125构成的的Cu增强布线层123连接起来。各个Cu增强布线层123被设置为，如图19(b)所示，使得沿着与低相对介电系数膜4的叠层方向垂直的方向连续地延伸那样地，叠层成2层。
说得更详细点，在硅衬底1上设置多层低相对介电系数膜4。然后，各个Cu增强金属层124，沿着与各个低相对介电系数膜4的叠层方向垂直的方向彼此错开，在各个低相对介电系数膜4之中相邻的2层的低相对介电系数膜4内每层各设置多个。此外，各个Cu增强金属层124，被形成为沿着各个低相对介电系数膜4的表面比Cu增强通路插针125的直径延长得还长的长方形形状。但是，各个Cu增强金属层124，却比Cu导电层26形成得充分地短。各个Cu增强金属层124，借助于在它们的端部上一体地设置的Cu增强通路插针125，沿着各个低相对介电系数膜4的叠层方向彼此连接起来。由这样的构成构成的虚设通路链122，如图19(a)所示，在硅衬底1上设置有多个，使得把Cu布线层25从其周围围起来地沿着低相对介电系数膜4的表面进行延展。
另外，各个Cu增强金属层124，实际上如图19(b)所示，借助于Cu增强通路插针125通过由Ta膜10和TaN膜11构成的势垒金属膜9彼此进行连接。但是，在图19(b)中，为了便于看图，是采用省略最上层的SiCN膜3和钝化膜30的办法画出来的。此外，在以下的说明中，为了简化起见，对于各个Cu增强金属层124彼此间的连接，都采用省略势垒金属膜9的办法进行说明。此外，在本实施方案中把各个Cu增强金属层124彼此间连接起来的Cu增强通路插针125，如图19(b)所示，已连接到作为Cu增强金属层124和作为增强材料(增强膜)的SiCN膜3上。因此，本实施方案的Cu增强通路插针125，实际上是与上面所说实施方案2和4到6的各个实施方案的Cu增强通路插针53、94、114同样的增强插针。
此外，本实施方案的虚设通路链122的形成方法，与上面所说的实施方案2的第1层的Cu增强布线层45和第2层的Cu增强布线层51是同样的。就是说，虚设通路链122的形成方法，由于与上面所说的实施方案1到5的各个实施方案的第1层Cu布线层13和第2层的Cu布线层25是同样的，故省略其说明。
其次，边参看图20边对本发明人等进行的模拟进行说明。本发明人等，把多条虚设通路链122设置为图19(a)、(b)所示的构成和配置状态。此外，在对半导体器件121实施退火处理的情况下，借助于模拟计算在设置在本身为孤立布线的Cu布线层25的Cu导电通路插针27的侧壁部分上的未画出来的势垒金属膜9上产生的热应力。此外，采用画出其最大热应力对构成虚设通路链122的各个Cu增强金属层124的长度(单位布线长度)的依赖性，使之变成为曲线的办法予以示出。其结果是，由图20可知，当单位布线长度变成为约2微米以下时，就可以良好地减小在设置在Cu导电通路插针27的侧壁部分上的势垒金属膜9上产生的热应力。
此外，虽然未予图示，但是，本发明人等采用实际制作分别具备不同的虚设布线的3种半导体器件的办法进行了实验。1个是作为虚设布线具备由单位布线长度约1微米的Cu增强金属层124构成的虚设通路链的半导体器件。把该半导体器件设为第1实验例。此外，另一个是作为虚设布线具备由单位布线长度约10微米的Cu增强金属层1 24构成的虚设通路链的半导体器件。把该半导体器件设为第2实验例。在这2个半导体器件中，各个虚设通路链，如图19(a)、(b)所示的那样地配设。此外，剩下的1个是作为具备未设置增强通路插针的虚设布线的比较例的半导体器件。把该半导体器件设为第3实验例。在该半导体器件中，虚设布线，如图44(a)所示的那样进行配设。本发明人等对这3种半导体器件进行退火处理，研究其后的成品率。
该实验的结果，在第1实验例的情况下其成品率大体上为100％。相对于此，在第2和第3实验例的情况下，则在设置在连接到孤立布线(有效布线)上的导电通路插针的侧壁部分上的势垒金属膜中产生裂纹，发生了短路不合格。
如上所述，倘采用本实施方案7，则可以得到与上面所说的实施方案1到6的各实施方案同样的效果。此外，采用把构成虚设通路链122的各个Cu增强金属层124的单位布线长度作成为约2微米以下的办法，则即便是作为层间绝缘膜使用低相对介电系数膜4，也可以良好地减小在退火或熔结这样的高温工艺中设置在Cu导电通路插针27的侧壁部分上的势垒金属膜9中产生的热应力。借助于此，就可以几乎全部消除在设置在Cu导电通路插针27(接触插针)的周围的势垒金属膜9上产生裂纹的忧患。因而，可以几乎完全地消除起因于该势垒金属膜9的裂纹而在低相对介电系数膜4上产生裂纹的忧患。结果是可以得到品质、性能和可靠性高且生产性高的半导体器件121。
(实施方案8)其次边参看图21到图23边对本发明的实施方案8进行说明。图21的俯视图和剖面图示出了本实施方案的半导体器件的焊盘部分附近的有效布线层的构造。图22的俯视图示出了本实施方案的半导体器件的虚设通路链的配设图形。图23是把本发明人等进行的模拟结果画成曲线示出的特性图。另外，对于那些与实施方案1同一部分赋予同一标号而省略其详细的说明。
在本实施方案中，制作多个在半导体器件的焊盘部分的有效布线附近，含有在实施方案7中说明的虚设通路链1 22的不同的种类的虚设布线的半导体器件。与此同时，制作完全不设置虚设布线的半导体器件。此外，还对这些各个半导体器件实施热处理，或引线键合到各个半导体器件的焊盘部分上等的试验，对每个虚设布线构造的效果进行比较。同时，还对各个半导体器件的焊盘部分的荷重模拟，比较每个虚设布线构造的效果。以下详细地进行说明。
图21(a)示出了本实施方案的半导体器件131内遍及多层地设置的有效布线层132之中，焊盘部分133附近的有效布线层132的构造。在该半导体器件131中，在硅衬底1上，叠层多层地设置由低相对介电系数膜4或TEOS膜134构成的层间绝缘膜。此外，在最上层的TEOS膜134的表面上，设置SiCN膜135。焊盘136由A1形成，设置在最上层的TEOS膜134内。A1焊盘136通过与之形成一体的多个的A1导电通路插针137，电连到下层的Cu布线层140上。A1焊盘136和多个A1导电通路插针137，构成作为有效布线层132的焊盘部分有效布线层138。此外，在A1焊盘136的上方，贯通最上层的TEOS膜134和SiCN膜135地形成焊盘开口部分139。
在焊盘部分有效布线层138的下方，叠层成2层地设置构成Cu布线层140的Cu导电层141。这些各个Cu导电层141，分别设置在低相对介电系数膜4内，并借助于Cu导电通路插针142电连起来。在各个Cu导电层141之中，上层的Cu导电层141，把其布线长度形成为约100微米，把其布线宽度形成为约0.1微米。另外，与上面所说的实施方案1到4、实施方案6和实施方案7不同，本实施方案的低相对介电系数膜4彼此间、和低相对介电系数膜4与设置有A1导电通路插针137的TEOS膜134之间叠层地设置SiCN膜3和SiO2膜143。此外，在设置有A1焊盘136的TEOS膜134，和设置有A1导电通路插针137的TEOS膜134之间，设置SiN膜144。
此外，图21(b)是从上层Cu导电层141的上方面朝图21(a)所示的各个Cu导电层141的附近示出的俯视图。用图21(b)中内侧和外侧的2条点划线围起来的区域，是本实施方案的虚设布线形成区域(增强布线部分)145。在本实施方案中，把图21(b)中用F表示的各个Cu导电层141和虚设布线形成区域145的内侧之间的间隔设定为约0.2微米。另外，在图21(a)、(b)中，为了便于看图，省略了设置在各个Cu导电层141和Cu导电通路插针142的周围的势垒金属膜的图示。
其次，对本发明人等进行的实验进行说明。本发明人等，实际上制作成了在设置有各个Cu导电层141的2层的低相对介电系数膜4内，在虚设布线形成区域145内设置的分别由不同的形状和配设图形构成的虚设布线146的3种的半导体器件。1种，如图22(a)所示，是在虚设布线形成区域145内设置有各用1个的Cu增强通路插针(增强插针)148把在上层和下层中沿着彼此垂直的方向延伸得长地排列起来的多条长方形形状的Cu增强金属层147彼此间连接起来的虚设布线146a的半导体器件。把它设为第4实验例。
此外，另1种，如图22(b)所示，是在虚设布线形成区域145内设置有各用2个的Cu增强通路插针148把上层和下层都沿着同一方向延伸得长地排列的多条长方形形状的Cu增强金属层149彼此间连接起来的作为虚设布线的虚设通路链146b的半导体器件。但是，各个Cu增强金属层149的长度(单位布线长度)约为1微米，比上面所说的实施方案4的各个Cu增强金属层147充分地短。此外，各个Cu增强金属层149的配置状态、和各个Cu增强金属层149彼此间的连接状态，与图19(b)所示的上述实施方案7的虚设通路链122是同样的，把它设为第5实验例。
此外，剩下的1种，如图22(c)所示，是在虚设布线形成区域145内设置有各用1个的Cu增强通路插针148把上层和下层都作为孤立的岛状形状的孤立布线形成的多个Cu增强金属层150彼此间连接起来的虚设布线146c的半导体器件。各个Cu增强金属层150，被设置在沿着层间绝缘膜4的叠层方向(上下方向)彼此大体上重叠的位置上。此外，各个Cu增强金属层150的长度，与Cu增强通路插针148的直径大小大体上相同，比上面所说的实施方案5的各个Cu增强金属层149更短。把它设为第6实验例。
该实验例6的各个虚设布线146c，和上面所说的实施方案5的各个虚设通路链146b之间的不同，可由图22(b)和图22(c)弄明白。在实验例5的各个虚设通路链146b中，如图22(b)所示，沿着它们的长边方向相邻的至少3个上层和下层的各个Cu增强金属层149彼此间各用1个的Cu增强通路插针148连接起来。就是说，在上层的下层的各个Cu增强金属层149之中，沿着各个虚设通路链146b的长边方向排列的各个Cu增强金属层149，通过Cu增强通路插针148与在其上层或下层上相邻的另外的Cu增强金属层149连接起来。相对于此，在实验例6的各个虚设布线146c中，如图22(c)所示，在上层的各个Cu增强金属层150和下层的各个Cu增强金属层150之中，仅仅在层间绝缘膜4的叠层方向上彼此重叠的Cu增强金属层150彼此间才通过Cu增强通路插针148进行连接。就是说，上层的各个Cu增强金属层150彼此间完全未进行连接。同样，下层的各个Cu增强金属层150彼此间也完全未进行连接。
另外，作为对这些各个实验例4到6的比较例，本发明人等，还同时制作了在虚设布线形成区域145内完全不设置虚设布线的半导体器件。把它设为第7实验例。本发明人等，对于这些各个实验例4到7的半导体器件，在成型气体中在约370℃下进行了约1个小时的热处理试验(熔结)。然后，用未画出来的光学显微镜和扫描电子显微镜观察试验后的实验例4到7的各个半导体器件(试样)。其结果是可以观测到以下的事实。
在实验例4和实验例7的各个试样中，在与上面所说的具有约100微米的长度的上层的Cu导电层141形成一体的Cu导电通路插针142的侧壁部分上设置的、势垒金属膜上，观测到了裂纹。同样，在Cu导电通路插针142的侧壁部分的周围的低相对介电系数膜4上观测到了裂纹。相对于此，在实验例5和实验例6的各个试样中，未观测到这样的势垒金属膜的裂纹和低相对介电系数膜4的裂纹。人们认为这是因为，就如在上述实施方案7在参看图20说明的那样，当构成虚设布线146b、146c的各个Cu增强金属层149、150的长度(单位布线长度)变成为约2微米以下时，抑制在Cu导电通路插针142的侧壁部分上产生的热应力的效果变大的缘故。
此外，本发明人等，对于上面所说的各个实验例4到7的半导体器件，还进行了焊盘部分133的键合贴紧试验。具体地说，首先，边给未画出来的铝制引线(A1引线)加上约50g重的荷重，键合到A1焊盘136上。然后，给A1引线加上拉伸荷重试验贴紧力。其结果是判明了以下的事实。
在实验例4和实验例5的各个试样中，可以得到良好的贴紧力。相对于此，实验例6和实验例7的各个试样则变成为不合格品。在该试验后，用光学显微镜和扫描电子显微镜观察实验例6和7的各个试样。于是，在实验例6和7的各个试样中，在A1焊盘136的正下边的TEOS膜134上产生了裂纹。因此可知在给A1引线加上拉伸荷重时，A1焊盘136的每个A1引线都从TEOS膜134上剥离下来。
表5归纳起来示出了以上说明的试验的结果。在该表5中，○意味着在试样中未发生上面所说的不合格，×意味着在试样中产生了不合格。
表5

由该表5可知由图22(b)所示的虚设通路链146b构成的的实验例5的虚设布线构造，即便是对于起因于热应力的绝缘膜破坏和起因于外部应力的绝缘膜破坏都具有强的耐性。
其次，边参看图23边对本发明人等进行的模拟进行说明。本发明人等，对上面所说的各个实验例4到7的半导体器件(试样)，进行在给每一个A1焊盘136加上约50g重的荷重时的、在A1焊盘136正下边的TEOS膜134上产生的应力集中的模拟。根据该模拟，就可以得到图23的各个直方曲线所示的那样的结果。
具体地说。在实验例4和5的各个试样中，在A1焊盘136正下边的TEOS膜134中产生的应力的大小，约为700MPa。其理由如下。在实验例4和5的虚设布线构造中，由图22(a)、(b)可知，上层的下层的各个Cu增强金属层147、149，借助于Cu增强通路插针148连接起来，虚设布线146a、146b变成为长距离的网络。借助于此，就可以借助于虚设布线146a、146b广范围地分散阻挡住对焊盘部分133附近有效布线层132的来自外部的施加荷重。其结果是可以认为A1焊盘136正下边的TEOS膜134上难于产生大的应力集中。
相对于此，在实验例6的试样中，在A1焊盘136正下边的TEOS膜134上产生的应力的大小，约为1500MPa。就是说，在实验例6的试样中，在A1焊盘136正下边的TEOS膜134中，集中了实验例4和5的各个试样的大约2倍的大小的应力。可以认为其理由如下。在实验例6的虚设布线构造中，由图22(c)可知，上层和下层的各个Cu增强金属层150，仅仅在上下方向上彼此重叠的各个Cu增强金属层150彼此间，才1对1地用Cu增强通路插针148连接起来。因此，上层的各个增强金属层150彼此间或下层的各个Cu增强金属层150彼此间，在各自的层内并未彼此连接。就是说，在实验例6的虚设布线构造中，各个虚设布线146c一个一个地被分断开来。借助于此，实验例6的虚设布线构造，与实验例4和5的各个虚设布线构造比，应力缓和能力小。其结果是，可以认为在A1焊盘136正下边的TEOS膜134上，易于产生应力集中。
此外，在实验例7的试样中，在A1焊盘136正下边的TEOS膜134上产生的应力的大小约为1700MPa。在各个实验例4到7的试样之中最大。可以认为其理由如下。由于在实验例7的试样中完全未设置虚设布线，故几乎没有缓和在A1焊盘136及其正下边的TEOS膜134上产生的应力的能力。其结果是可以认为几乎把加到A1焊盘136上的荷重，几乎全部都传达给A1焊盘136正下边的TEOS膜134的缘故。
如上所述，倘采用本实施方案8，则可以得到与上面所说的各个实施方案1到7同样的效果。此外，采用把虚设布线146构成为虚设通路链146b，并把它配设为与焊盘部分133邻接的办法，就可以几乎消除在焊盘部分133上产生不合格的可能性。进而，可以提高半导体器件的成品率，得到品质、性能和可靠性高而且生产性高的半导体前进。
(实施方案9)其次，边参看图24到图27边说明本发明的实施方案9。图24到图27的俯视图示出了本实施方案的虚设通路链的配设图形和形状。另外，对于那些与实施方案1同一部分都赋予同一标号而省略其详细的说明。
在本实施方案中，对可以得到与在各个实施方案7和8中说明的各个虚设通路链122、146b同样的效果的虚设通路链的、俯视图中的各种配设图形，进行说明。
首先，对图24(a)到(c)所示的各个虚设通路链161进行说明。在图24(a)到(c)中，示出了与各个实验例7和8的虚设通路链122、146b同样，分别用多个长方形形状的Cu增强金属层162和Cu增强通路插针(增强插针)163构成的虚设通路链161a、161b、161c。
在图24(a)中所示的各个虚设通路链161a，被设置为与上面所说的图22(b)所示的实施方案8的各个虚设通路链146b同样地构成。具体地说，各个虚设通路链161a被配置为沿着与未画出来的各个层间绝缘膜的叠层方向垂直的方向，彼此并行地多条排列起来。构成各个虚设通路链161a的上层和下层的多个Cu增强金属层162，被形成为都在相同的方向上延伸得长。具体地说，各个Cu增强金属层162，被形成为沿着各个虚设通路链161a的长边方向延伸得长。而且，各个Cu增强金属层162，使得它们的长边方向都沿着各个虚设通路链161a的长边方向那样地排列成1列。
此外，在图24(a)中用虚线示出的下层的各个Cu增强金属层162，使得与图24(a)中用实线示出的上层的各个Cu增强金属层162的各个端部重叠那样地，对于上层的各个Cu增强金属层162沿着虚设通路链161b的长边方向错开地配置。此外，相邻的虚设通路链161a间，上层的各个Cu增强金属层162彼此间沿着各个虚设通路链161a的长边方向彼此错开地配置。这时，上层的各个Cu增强金属层162，被配置为使得各自的端部沿着与各个虚设通路链161a的长边方向垂直的方向大体上位于1条直线地排列的位置上。同样，在相邻的虚设通路链161间，下层的各个Cu增强金属层162彼此间，则被配设为沿着各个虚设通路链161a的长边方向彼此错开。这时，下层的各个Cu增强金属层162，则被配置为使得各自的端部沿着与各个虚设通路链161a的长边方向垂直的方向大体上排列成1条直线。
此外，在图24(b)所示的虚设通路链161b中，沿着其长边方向2列排列起来地配置上层的各个Cu增强金属层162。各个Cu增强金属层162，被配置为使它们的长边方向沿着虚设通路链161b的长边方向。此外，沿着与虚设通路链161b的长边方向垂直的方向相邻的上层的各个Cu增强金属层162彼此间，被配置为使得沿着虚设通路链161b的长边方向彼此错开。这时，上层的各个Cu增强金属层162，被配置为使得各自的端部沿着与虚设通路链161b的长边方向垂直的方向位于大体上一条直线上。然后，使得与像这样地配置的上层的各个Cu增强金属层162的各个端部重叠那样地，在下层上沿着虚设通路链161b的长边方向配置多个Cu增强金属层162。这些下层的各个Cu增强金属层162，被配置为使得它们的长边方向沿着与虚设通路链161b的长边方向垂直的方向。
此外，在图24(c)所示的各个虚设通路链161c中，上层的各个Cu增强金属层162，被配置为沿着与它们的长边方向垂直的方向排列多列。与此同时，上层的各个Cu增强金属层162，被配置为使得沿着与它们的长边方向垂直的方向相邻的各个Cu增强金属层162彼此间，沿着各个Cu增强金属层162的长边方向彼此错开。这时，上层的各个Cu增强金属层162，被配置为使得各自的端部沿着与各个Cu增强金属层162的长边方向垂直的方向大体上排列成1条直线。此外，在下层上配置多个Cu增强金属层162，使得与像这样地配置的上层的各个Cu增强金属层162的各个端部重叠。这些下层的各个Cu增强金属层162，被配置为使得它们的长边方向沿着与上层的各个Cu增强金属层162的长边方向垂直的方向。此外，下层的各个Cu增强金属层162，被配置为使得在通过各个Cu增强通路插针163与上层的各个Cu增强金属层162连接起来时，虚设通路链161c沿着上层和下层的各个Cu增强金属层162的各自的长边方向延伸。借助于此，把各个虚设通路链161c配置为使得沿着层间绝缘膜的表面在与层间绝缘膜的叠层方向垂直的方向上2维地延展。
其次，对图25(a)、(b)所示的虚设通路链161进行说明。图25(a)、(b)示出了用多个L形状的Cu增强各金属层164和Cu增强通路插针163构成的虚设通路链161d、161e。
在图25(a)所示的虚设通路链161d中，沿着其长边方向，在上层上把多个L形状的Cu增强金属层164配置为排列成1列。这些上层的各个Cu增强金属层164，全都以同一姿势配置。说得更详细点，上层的各个Cu增强金属层164，被配置为使得每一者的1边都沿着虚设通路链161d长边方向，而且，另1边沿着与虚设通路链161d的长边方向垂直的方向。此外，对于这样地配置的上层各个Cu增强金属层164来说，在下层上把多个Cu增强金属层164配置为沿着虚设通路链161d的长边方向错开。这时，下层的各个Cu增强金属层164，被配置为使得每一者的端部都与上层的各个Cu增强金属层164的各个端部重叠。与此同时，下层的各个Cu增强金属层164，使它们的方向对于上层的各个Cu增强金属层164的方向进行反转。
此外，图25(b)所示的各虚设通路链161e，是在上面所说的图24(c)所示的各个虚设通路链161c中，不使用长方形形状的各个Cu增强金属层162，而代之以使用L形状的各个Cu增强金属层164构成的构造。但是，在各个虚设通路链161e中，与图25(a)所示的虚设通路链161d不同，上层和下层的各个Cu增强金属层164都朝向同一方向地配置。该虚设通路链161e，也和上面所说的图24(c)所示的各个虚设通路链161c同样，被设置为沿着层间绝缘膜的表面在与层间绝缘膜的叠层方向垂直的方向上2维地延展。
其次，对图26(a)、(b)所示的各个虚设通路链161进行说明。在图26(a)、(b)中示出了用多个长方形形状的Cu增强金属层162，四角框形状的Cu增强金属层165，和Cu增强通路插针163构成的虚设通路链161f、161g。
在图26(a)所示的虚设通路链161f中，沿着其长边方，在上层上排列成1列地配置多个四角框形状的Cu增强金属层165。这些上层的Cu增强金属层165，全都用同一姿势配置。说得更详细点，上层的各个Cu增强金属层165，都被配置为使得每一者的对向的2边都沿着虚设通路链161f的长边方向，而且，剩下的2边都沿着与虚设通路链161f的长边方向垂直的方向。此外，对于这样地配置的上层各个Cu增强金属层165来说，在下层上把多个长方形形状的各个Cu增强金属层162配置为沿着虚设通路链161d的长边方向错开。这时，下层的各个Cu增强金属层162，被配置为使得每一者的端部都与上层的各个Cu增强金属层165的各个端部重叠。此外，下层的Cu增强金属层162，使得每一者的长边方向都沿着虚设通路链161f的长边方向那样地，用与上层的各个Cu增强金属层165大体上同一宽度排列成2列配置。
此外，在图26(b)所示的虚设通路链161g中，沿着规定的方向，在上层把多个Cu增强金属层165配置为排列成多列。这些上层的各个Cu增强金属层165，全都用同一姿势配置。说得更详细点，上层的各个Cu增强金属层165，被配置为使得每一者的对向的2边沿着1个方向，而且剩下的2边沿着另1方向。此外，在相邻的Cu增强金属层165的列间，上层的各个Cu增强金属层165彼此间，被配置为沿着各列的长边方向彼此错开。这时，上层的各个Cu增强金属层165，被配置为使得每一者的拐角沿着与各列的长边方向垂直的方向大体上位于1条直线上。此外，对于这样地配置的上层的各个Cu增强金属层165来说，在下层上配置多个长方形形状的各个Cu增强金属层162。这时，下层的各个Cu增强金属层162，被配置为使得每一者的端部都与上层的各个Cu增强金属层165的各个拐角重叠。此外，下层的各个Cu增强金属层162，使得每一者的长边方向都沿着与由多个Cu增强金属层165构成的各列的长边方向垂直的方向那样地，以与上层的各个Cu增强金属层165大体上同一宽度配置为排列成2列。此外，下层的各个Cu增强金属层162，配置在这样的位置上在与Cu增强金属层165的列的长边方向垂直的方向上，可以通过各个Cu增强通路插针163把相邻的Cu增强金属层165彼此间连接起来。该虚设通路链161g，也和上面所说的图24(c)所示的各个虚设通路链161c和图25(b)所示的各个虚设通路链161e同样，被设置为沿着层间绝缘膜的表面，在与层间绝缘膜的叠层方向垂直的方向上2维地进行延展。
其次，对图27(a)、(b)所示的各个虚设通路链161进行说明。在图27(a)、(b)中示出了用多个四角框形状的Cu增强金属层165，和Cu增强通路插针163构成的虚设通路链161h、161i。
图27(a)所示的虚设通路链161h，是在上面所说的图26(a)中所示的虚设通路链161f中，不使用下层的长方形形状的各个Cu增强金属层162，而代之以使用四角框形状的各个Cu增强金属层165构成的构造。
此外，图2 7(b)所示的虚设通路链161i，是在上面所说的图26(b)中所示的虚设通路链161g中，不使用下层的长方形形状的各个Cu增强金属层162，而代之以使用四角框形状的各个Cu增强金属层165构成的构造。
如上所述，倘采用本实施方案9，则可以得到与上面所说的各个实施方案1到8同样的效果。此外，用L形状的Cu增强金属层164构成的各个虚设通路链161d、161e，与仅仅用长方形形状的Cu增强金属层162构成的各个虚设通路链161a、161b、161c比较，可以更好地对抗从各种各样的方向加上的外力。同样，用四角框形状的Cu增强金属层165构成的各个虚设通路链161f、161g，至少在上层中，与仅仅用L形状的Cu增强金属层164构成的各个虚设通路链161d、161e比较，可以更好地对抗从各种各样的方向加上的外力。再有，由四角框形状的Cu增强金属层165构成的各个虚设通路链161h、161i，与在上层和下层这两层中，把Cu增强金属层165和长方形形状的Cu增强金属层162组合起来构成的各个虚设通路链161f、161g比较，可以更好地对抗从各种各样的方向加上的外力。
另外，在上面所说的图26(a)、(b)和图27(a)、(b)所示的各个虚设通路链161f、161g、161h、161i中，也可以不使用四角框形状的各个Cu增强金属层165，而代之以使用图27(c)所示的四角形状的Cu增强金属层166，借助于此，就可以制作成比由Cu增强金属层165构成的各个虚设通路链161f、161g、161h、161i来更能够对抗从各种各样的方向加上的外力的虚设通路链。
再有，图24到27所示的各个虚设通路链161a到161i，如果每一个单体的构造是相同的，则也可以设置为沿着层间绝缘膜的表面使全体朝向各种各样的方向地错开或斜向，或者使之旋转。例如，也可以把各个虚设通路链161a到161i，配置为分别对图24到图2 7所示的方向旋转约90度。即便是这样的配置，也可以得到与上述各个虚设通路链161a到161i同样的效果。
(实施方案10)其次，边参看图28到图40边说明本发明的实施方案10。图28到图40的剖面图示出了本实施方案的半导体器件的虚设通路链的构造。另外，对于那些与实施方案1同一部分都赋予同一标号而省略其详细的说明。
在本实施方案中，对可以得到与在各个实施方案7到9中说明的各个虚设通路链122、146b、161同样的效果的虚设通路链的、剖面视图的各种各样的构造和配设图形进行说明。
首先，对图28(a)、(b)和图29(a)、(b)所示的各个虚设通路链171进行说明。在图28(a)、(b)和图2 9(a)、(b)中，分别示出了由2个增强金属层172和至少1个通路插针173构成的虚设通路链171a、171b、171c、171d。
在图28(a)所示的虚设通路链171a中，在相邻的2层的层间绝缘膜(低相对介电系数膜)4内分别各设置1个增强金属层172。上层的增强金属层172，通过与之一体地设置的1个通路插针173，连接到下层的增强金属层172上。上层的增强金属层172和下层的增强金属层172，以通路插针173为大体上的中心，分别被形成为朝向相反一侧延伸。该虚设通路链171a，在可以得到各种各样的构成的虚设通路链中，是实质上构成最小单位的虚设通路链。另外，在该虚设通路链171a中，通路插针173连接到增强金属层172和作为增强材料(增强膜)的SiCN膜3上。因此，该虚设通路链171a的通路插针173，是与上面所说的各个实施方案2和4到9的Cu增强通路插针53、94、114、125、163同样的增强插针174。
此外，在图28(b)所示的虚设通路链171b中，在连续的3层的低相对介电系数膜4之中，在上层和下层的低相对介电系数膜4内，分别各设置1个增强金属层172。在上层的增强金属层172上一体地设置2个增强插针174。此外，在下层的增强金属层172上一体地设置1个增强插针174。上层的增强金属层172，通过设置在中间层的低相对介电系数膜4内的1个通路插针173，和设置在上层的增强金属层172上的1个增强插针174，连接到下层的增强金属层172上。与上面所说的虚设通路链171a同样，该虚设通路链171b，也以通路插件173为大体上的中心，把上层的增强金属层172和下层的增强金属层172形成为分别朝向相反一侧延伸。
并非一定要像该虚设通路链171b那样，把上层的增强金属层172和下层的增强金属层172，设置在相邻的2层的低相对介电系数膜4内不可。也可以在上层的增强金属层172和下层的增强金属层172之间，设置1层未设置增强金属层的低相对介电系数膜4。此外，假定在已设置有虚设通路链171的多层的低相对介电系数膜4中具有未设置有效布线的低相对介电系数膜4。在该情况下，在未设置有效布线的低相对介电系数膜4中，并非非要设置增强金属层172不可。可以仅仅在至少已设置了有效布线的低相对介电系数膜4之中设置增强金属层172。这一点，在在多层的低相对介电系数膜4内设置3个以上的增强金属层172的情况下也是同样的。
就是说，具备虚设通路链171的增强金属层172的个数，和设置虚设通路链171的层间绝缘膜4的层数，并不一定非要一致不可。具备虚设通路链171的增强金属层172的个数，也可以比设置虚设通路链171的层间绝缘膜4的层数少。或者，具备虚设通路链171的增强金属层172的个数，也可以比设置虚设通路链171的层间绝缘膜4的层数多。假定在沿着层间绝缘膜4的叠层方向不连续的多层的层间绝缘膜4内，设置多个增强金属层172。在该情况下，可以在未设置增强金属层172的层间绝缘膜4内设置通路插针173，并沿着层间绝缘膜4的叠层方向把各个增强金属层172彼此间连接起来。
此外，在图29(a)所示的虚设通路链171c中，与上面所说的虚设通路链171a、171b不同，上层的增强金属层172和下层的增强金属层172被设置为使得各自的长边方向的中心大体上一致。但是，上层的增强金属层172形成得比下层的增强金属层172更长。就是说，上层的增强金属层172和下层的增强金属层172，被设置为实质上沿着与层间绝缘膜4的叠层方向垂直的方向彼此错开来。
同样，图29(b)所示的虚设通路链171d，也和上面所说的虚设通路链171a、171b不同，上层的增强金属层172和下层的增强金属层172，被设置为使得各自的长边方向的中心大体上一致。但是，与图29(a)所示的虚设通路链171c不同，上层的增强金属层172形成得比下层的增强金属层172更短。但是，即便是这样的构成也和上面所说的虚设通路链171c同样，上层的增强金属层172和下层的增强金属层172，被设置为实质上沿着与层间绝缘膜4的叠层方向垂直的方向彼此错开来。
就像这些各个虚设通路链171c、171d那样，即便是在把上层的增强金属层172和下层的增强金属层172设置为使得各自的长边方向的中心大体上一致的情况下，也可以把上层的增强金属层172和下层的增强金属层172的长度设定为不同的大小。借助于此，与上面所说的虚设通路链171a、171b同样，在层间绝缘膜4的叠层方向或与层间绝缘膜4的叠层方向垂直的方向中的不论哪一个方向上，都可以用通路插针173把多个虚设通路链171c、171d彼此间连接起来进行延伸。
其次，对图30和图31所示的各个虚设通路链171进行说明。在图30和图31中，分别示出了由3个增强金属层172和至少2个通路插针173构成的虚设通路链171e、171f。
在图30所示的虚设通路链171e中，在连续的4层的低相对介电系数膜4之中，在最上层、从上数第2层和最下层的低相对介电系数膜4内分别各设置1个增强金属层172。最上层的增强金属层172，通过1个的增强插针174(通路插针173)与从上数第2层的增强金属层172连接起来。与此同时，最上层的增强金属层172，通过1个增强插针174和2个通路插针173与最下层的增强金属层172进行连接。与上面所说的图19(a)、(b)所示的实施方案7的虚设通路链122不同，该虚设通路链171e，在与低相对介电系数膜4的叠层方向垂直的方向上，在比在两侧部分上设置的各个增强金属层172还往上层处，设置在中央部分上设置的增强金属层172。即便是用由这样的构成构成的虚设通路链171e，也可以得到与实施方案7的虚设通路链122同样的效果，这是不言而喻的。
此外，在图31所示的虚设通路链171f的情况下，在连续的6层的低相对介电系数膜4之中，在最上层、最下层和从下边数第3层的低相对介电系数膜4内每者各1个地分别设置增强金属层172。最上层的增强金属层172，通过1个的增强插针174和2个的通路插针173与从下边数第3层的增强金属层172进行连接。此外，从下边数第3层的增强金属层172，则通过1个的增强插针174和1个的通路插针173与最上层的增强金属层172进行连接。与上面所说的实施方案7的虚设通路链122和图30所示的虚设通路链171e不同，该虚设通路链171f，被形成为使得对于低相对介电系数膜4的叠层方向斜向地延伸。就是说，在虚设通路链171f中，使得从其一端部侧朝向另一端部侧单纯地在斜向方向上延伸那样地，配置各个增强金属层172并把将之连接起来。即便是用由这样的构成构成的虚设通路链171f，理所当然地也可以得到与虚设通路链122、171e同样的效果。
其次，对图32(a)、(b)所示的各个虚设通路链171进行说明。在图32(a)、(b)中，分别示出了由4个增强金属层172和多个增强插针174构成的虚设通路链171g、171h。
在图32(a)所示的虚设通路链171g中，在相邻的2层的低相对介电系数膜4内设置4个增强金属层172。在上层的低相对介电系数膜4内，设置1个增强金属层172。此外，在下层的低相对介电系数膜4内，设置3个增强金属层172。上层的增强金属层172，通过5个增强插针174与下层的各个增强金属层172进行连接。此外，该虚设通路链171g，与上面所说的图29(a)所示的虚设通路链171c同样，把上层的增强金属层172的长度，形成得比把下层的各个增强金属层172合在一起的长度还长。就是说，上层的增强金属层172和下层的各个增强金属层172，被设置为沿着与层间绝缘膜4的叠层方向垂直的方向实质上彼此错开。借助于此，在低相对介电系数膜4的叠层方向或与低相对介电系数膜4的叠层方向垂直的方向中的任何方向上，都可以用通路插针173把多个虚设通路链171g彼此连接起来进行延伸。
此外，在图32(b)所示的虚设通路链171h中，在相邻的3层的低相对介电系数膜4内设置4个增强金属层172。在最上层和最下层的各个低相对介电系数膜4内每层各一个地分别设置增强金属层172。此外，在中间层的低相对介电系数膜4内设置2个增强金属层172。最上层的增强金属层172，通过1个增强插针174和1个通路插针173，与最下层的增强金属层172进行连接。此外，中间层的各个增强金属层172则通过1个或2个增强插针174与最下层的增强金属层172进行连接。
该虚设通路链171h，从其下层的各个增强金属层172的上方向外侧伸出来地形成最上层的增强金属层172。就是说，最上层的增强金属层172与其下层的各个增强金属层172，被设置为实质上沿着与层间绝缘膜4的叠层方向垂直的方向彼此错开。借助于此，在低相对介电系数膜4的叠层方向或与低相对介电系数膜4的叠层方向垂直的方向中的任何方向上，都可以用通路插针173把多个虚设通路链171h彼此间连接起来进行延伸。
其次，对图33到图35所示的虚设通路链171进行说明，在图33到图35中，示出了被设置为沿着与低相对介电系数膜4的叠层方向垂直的方向延伸的虚设通路链171i、171j、171k、171m、171n、171p。
在图3 3中示出了交互地设置2种虚设通路链171i、171j，使得沿着与低相对介电系数膜4的叠层方向垂直的方向延伸的构成。各个虚设通路链171i、171j，都由在相邻的2层的低相对介电系数膜4内设置的3个增强金属层172的构造构成。一方的虚设通路链171i，与上面所说的图30所示的虚设通路链171e同样，在比设置在两端部上的各个增强金属层172还往上的上层上设置设置在中央部分上的增强金属层172。此外，另一方虚设通路链171j，与图19(a)、(b)所示的实施方案7的虚设通路链122同样，在比设置在中央部分上的各个增强金属层172还往下的下层上设置设置在两端部上的增强金属层172。
使这些由这样的构成构成的各个虚设通路链171i、171j、如图33所示的那样地交互地组合起来配置。这时，要配置为使得相邻的虚设通路链171i、171j的端部彼此间沿着低相对介电系数膜4的叠层方向彼此重合。借助于此，相邻的虚设通路链171i、171j彼此间实质上可以得到与通过通路插针(增强插针)连接起来的情况接近的效果。就是说，可以把个虚设通路链171i、171j当作1个单位虚设通路链，把由这些多个虚设通路链171i、171j构成的的虚设通路链171k看作是设置在相邻的2层的低相对介电系数膜4内的虚设通路链。
此外，图34示出了在上面所说的图33所示的虚设通路链171k中，分别借助于每者各一个的增强插针把174相邻的虚设通路链171i、171j连接起来的构成。就是说，示出了通过1个的增强插针174把1个的虚设通路链171i和1个的虚设通路链171j连接起来的虚设通路链171m，被设置为使得沿着与低相对介电系数膜4的叠层方向垂直的方向延伸的构成。此外，各个虚设通路链171m，被配置为使得相邻的虚设通路链171m的端部彼此间沿着低相对介电系数膜4的叠层方向彼此重合。借助于此，就可以与上面所说的虚设通路链171k同样，把各个虚设通路链171m当作1个单位虚设通路链，把这些由多个的虚设通路链171m构成的虚设通路链171n，看作是设置在相邻的2层的低相对介电系数膜4内的虚设通路链。另外，各个虚设通路链171m的下层一侧的两端部的增强金属层172，通过1个或2个的增强插针174连接到增强材料(增强膜)3上。
由这样的构成构成的虚设通路链171m，比虚设通路链171i、171j更为强韧，对外力的对抗力大。因而，由多个虚设通路链171m构成的虚设通路链171n的对外力对抗力，比由多个虚设通路链171i、171j构成的虚设通路链171k大。其结果是，虚设通路链171n的应力缓和能力提高得比虚设通路链171k更高。
此外，图35示出了在上面所说的图33所示的虚设通路链171k中，相邻的所有的虚设通路链171i、171j分别用每者各1个的增强插针174连接起来的构成。就是说，示出了通过1个增强插针174把多个虚设通路链171i和多个虚设通路链171j连接起来的虚设通路链171p，配设为使得沿着与低相对介电系数膜4的叠层方向垂直的方向延伸。另外，各个虚设通路链171i、171j的下层一侧的增强金属层172，全都通过2个第2增强插针174连接到增强材料(增强膜)3上。由这样的构成构成的虚设通路链171p，比上面所说的虚设通路链171n更为强韧，而且，应力缓和能力也更高。
此外，即便是不使用各个虚设通路链171i、171j，而代之以像图28(a)、(b)和图29(a)、(b)所示的各个虚设通路链171a、171b、171c、171d那样，使用由2个的增强金属层172和至少1个通路插针173构成的虚设通路链，当然也可以得到与图33到35所示的各个虚设通路链171k、171n、171p同样的效果。
其次，对图36到图39所示的各个虚设通路链171进行说明。图36到图39示出了被设置为沿低相对介电系数膜4的叠层方向延伸的虚设通路链171q、171r、171s、171t、171u。
图36示出了在相邻的多层的低相对介电系数膜4内，使得沿着其叠层方向大体上一条直线状地进行重叠那样地叠层多个上面所说的图33所示的虚设通路链171i的构成。倘采用这样的构成，就可以得到与用通路插针173实质上把相邻的虚设通路链171i彼此间连接起来的情况接近的效果。就是说，就可以把各个虚设通路链171i当作1个单位虚设通路链，把由这些多个的虚设通路链171i构成的虚设通路链171q看作是设置在相邻的8层的低相对介电系数膜4内的虚设通路链。
此外，在图37中示出了上面所说的图36所示的虚设通路链171q中，分别用每者各1个的增强插针174把相邻的虚设通路链171i连接起来的构成。就是说，示出了把通过1个增强插针174把相邻的2个虚设通路链171i连接起来的虚设通路链171r，设置为使得沿着低相对介电系数膜4的叠层方向延伸的构成。借助于此，就可以与上面所说的虚设通路链171q同样，把各个虚设通路链171r当作1个单位虚设通路链，把由这些多个虚设通路链171r构成的虚设通路链171s看作设置在相邻的多层的低相对介电系数膜4内的虚设通路链。
由这样的构成构成的虚设通路链171r，比虚设通路链171i更强韧，对外力的对抗力大。因而，由多个虚设通路链171r构成的虚设通路链171s，对外力的对抗力比由多个虚设通路链171i构成的虚设通路链171q更大。其结果是，虚设通路链171s，应力缓和能力比虚设通路链171q更高。
此外，图38示出了在上面所说的图36所示的虚设通路链171q中，相邻的所有的虚设通路链171i分别用每者各2个的增强插针174连接起来的构成。就是说，示出了分别通过2个增强插针174把多个虚设通路链171i彼此间连接起来的虚设通路链171t，配设为使得沿着低相对介电系数膜4的叠层方向延伸的构成。另外，各个虚设通路链171t的最下层一侧的两端部的增强金属层172，分别通过1个的增强插针174连接到增强材料(增强膜)3上。由这样的构成构成的虚设通路链171t，比上面所说的虚设通路链171q更为强韧，而且，应力缓和能力也更高。
此外，在图39中，示出了在相邻的3层的低相对介电系数膜4内沿着其叠层方向叠层上面所说的图33所示的虚设通路链171i和虚设通路链171j的构成。相邻的各个虚设通路链171i、171j，通过增强插针174(通路插针173)连接起来。借助于此，各个虚设通路链171i、171j，就可以沿着低相对介电系数膜4的叠层方向和与低相对介电系数膜4的叠层方向垂直的方向这2个方向延伸。另外，至于低相对介电系数膜4的叠层方向，相当于在图33所示的各个虚设通路链171i、171j的下层一侧的各个增强金属层172的下侧，通过多个增强插针174(通路插针173)仅仅把各个虚设通路链171i、171j的上层一侧的增强金属层172连接起来的构成。或者，相当于在图33所示的各个虚设通路链171i、171j的上层一侧的各个增强金属层172的上侧，通过多个增强插针174(通路插针173)仅仅把各个虚设通路链171i、171j的下层一侧的增强金属层172连接起来的构成。
借助于此，就可以构成由多条虚设通路链171i、171j和多个增强金属层172构成的3层构造的虚设通路链171u。由这样的构成构成的虚设通路链171u，比图33所示的虚设通路链171k更为强韧，而且应力缓和能力也更高。
此外，即便是不使用虚设通路链171i、171j，而代之以如图28(a)、(b)和图29(a)、(b)所示的各个虚设通路链171a、171b、171c、171d那样，使用由2个增强金属层172和至少1个通路插针173构成的虚设通路链，不言而喻也可以得到与图36到图39所示的各个虚设通路链171q、171s、171t、171u同样的效果。
其次，对图40所示的各个虚设通路链171进行说明。图40示出了被设置为使得沿着低相对介电系数膜4的叠层方向和与低相对介电系数膜4的叠层方向垂直的方向这两个方向延伸的虚设通路链171v、171w。
在图40中，如图40中用2点划线所示，示出了被设置为使得从硅衬底1开始连续地沿着低相对介电系数膜4的叠层方向和与低相对介电系数膜4的叠层方向垂直的方向这两个方向延伸的多条虚设通路链171v。就是说，各个虚设通路链171v，在硅衬底上边被设置为对低相对介电系数膜4的叠层方向斜向地延伸。更为详细地说，在虚设通路链171v中，使得从其一端部(下端部)朝向另一端部(上端部)地单纯地向斜上方延伸那样地配置各个增强金属层172并把它们连接起来。
在这些各个虚设通路链171v之中的若干个，就如在图40中用实线的圆围起来示出的部分H1、H2那样，在相邻的虚设通路链171v间，通过增强插针174(通路插针173)把在上下方向上相邻的最上层的增强金属层172和最上层的下一层的增强金属层172连接起来。同样，在各个虚设通路链171v之中的若干个，就如在图40中用实线的圆围起来地示出的部分M1、M2那样，在相邻的虚设通路链171v间，在中间层上通过增强插针174把在上下方向上相邻的增强金属层172彼此间连接起来。同样，在各个虚设通路链171v之中的若干个，就如在图40中用实线的圆围起来地示出的部分L1、L2那样，在相邻的虚设通路链171v间，通过增强插针174，把在上下方向上相邻的最下层的增强金属层172和最下层的上1层的增强金属层172连接起来。
倘采用这样的构成。则可以把各个虚设通路链171v当作1个单位虚设通路链，把由这些多个虚设通路链171v构成的虚设通路链171w，看作是从最下层的低相对介电系数膜4到最上层的低相对介电系数膜4为止从硅衬底1开始连续地设置的虚设通路链。另外，各个虚设通路链171V的最下层的增强金属层172，全都通过2个增强插针174连接到增强材料(增强膜)3和硅衬底1上。此外，在图40中，为了便于看明白各个虚设通路链171v的延伸方向和各个虚设通路链171v彼此间的连接部分，省略了各个增强金属层172的斜线。
如上所述，倘采用本实施方案10，则可以得到与上面所说的各个实施方案1到9同样的效果。此外，采用把本实施方案的各个虚设通路链171的剖面视图中的配设图形，和上面所说的实施方案9的虚设通路链161的俯视图中的配设图形组合起来的办法，则可以极其多样地构成虚设通路链的配设图形。就是说，在具有多层布线构造的半导体器件中，可以得到得以根据有效布线的俯视图和剖面视图中的配设图形得到适宜、恰当的应力缓和能力的虚设通路链的配设图形。这一点在上面所说的实施方案7的虚设通路链122和实施方案8的虚设通路链146b中也是同样的。
此外，这些各个虚设通路链122、146b、161、171的配设图形，并不限定于在本实施方案或在实施方案9中说明的各个配设图形。除此之外，各个虚设通路链122、146b、161、171，还可以采取各种各样的配设图形。
例如，还可以作成为在与设置有已变成为各个虚设通路链122、146b、161、171的两端部之中的至少一方的端部的增强金属层124、149、162、164、165、166、172的层不同的层的层间绝缘膜4中，至少设置1个的增强金属层124、149、162、164、165、166、172。此外，也可以作成为这样的构成通过增强插针125、148、163、173，把该增强金属层124、149、162、164、165、166、172，再连接到在已变成为各虚设通路链122、146b、161、171的一端部的增强金属层124、149、162、164、165、166、172上。即便是像这样地把增强金属层124、149、162、164、165、166、172连接到各个虚设通路链122、146b、161、171的端部上，各个虚设通路链122、146b、161、171的长度也仅仅变长了而已，不会存在降低其应力缓和效果的忧患。同样，上面所说的单位虚设通路链的长度，也可以设定为适宜、恰当的长度。
此外，各个增强金属层124、149、162、164、165、166、172也可以形成为在所有的层中都在同一方向上延伸得长。或者，各个增强金属层124、149、162、164、165、166、172也可以形成为在各层的每一层上都在不同的方向上延伸得长。同样，各个虚设通路链122、146b、161、171也可以设置为在所有的层中都在沿着同一方向排列。或者，各个虚设通路链122、146b、161、171也可以设置为在各层的每一层上都沿着不同的方向排列。再有，各个增强金属层124、149、162、164、165、166、172也可以形成为沿着各个虚设通路链122、146b、161、171的排列方向延伸得长。或者，各个增强金属层124、149、162、164、165、166、172也可以沿着与各个虚设通路链122、146b、161、171的排列方向垂直的方向延伸得长。如上所述，各个增强金属层124、149、162、164、165、166、172的形状或朝向，对于各个虚设通路链122、146b、161、171的形状、朝向和配置方向等，可以设定为各种各样的状态。
另外，本发明的半导体器件，并不受制约于上面所说的各个实施方案1到10。在不脱离本发明的技术思想的范围内，可以采用把这些构成或制造工序等的一部分变更为各种各样的设定，或者把各种设定适宜、恰当地组合起来使用的办法予以实施。
例如，各个增强插针，实质上可以把它们的一部分连接到机械强度(杨氏模量)高的增强材料(增强膜)上。连接部位，也可以是下端部或中间部分(中腹部)以外的部位。再有，也可以另外设置要连接到导电层或增强金属层的上表面上的增强插针，以便使得可以连接到设置在其上方的增强材料上。或者，也可以把各个增强插针形成为使得可以连接到设置在把它连接起来的导电层或增强金属层的下方设置的所有的增强材料上。此外，导电层和导电插针、导电层和第1增强插针、增强金属层和第2增强插针，也可以形成为每一者都是单体的所谓的单镶嵌构造。导电层或增强金属层与各个增强插针之间的接合部分的强度，只要比要加到该接合部分上的水平负载应力和垂直负载应力大即可。
此外，作为相对介电系数在3.4以下的相对介电系数膜，例如可以使聚硅氧烷、氢倍半硅氧烷、聚甲基硅氧烷、甲基倍半硅氧烷等具有烷氧烷骨架的膜，以聚亚芳基醚、聚苯并噁唑、聚苯并环丁烯等有机树脂为主要成分的膜或多孔质二氧化硅膜等的疏松膜等。
此外，杨氏模量在30GPa以上的增强材料(增强膜)并不限于SiCN膜或SiC膜。也可以用杨氏模量在30GPa以上，而且不具有电功能(导电性)的材料形成。例如，也可以用陶瓷等形成。具体地说，可以使用d-TEOS、p-SiH4、SiO2、SiO、SiOP、SiOF、SiN、SiON、SiCH、SiOC、SiOCH等。此外，在封盖膜(封盖层)的杨氏模量约30GPa以上，且可以把该封盖膜用做增强材料(增强膜)的情况下，取决于布线的材料等，也可以省略顶部势垒膜(顶部势垒层)。就是说，增强材料只要至少设置1种(1层)即可。但是，当然也可以设置多种(多层)增强材料。只要根据所希望的半导体器件的构成或功能等设定为适宜、恰当的种类数(层数)即可。
此外，导电层、导电插针、第1增强插针、增强金属层、第2增强插针的形成材料，并不限定于铜(Cu)。具体地说也可以用以Cu、Al、W、Ta、Nb、Ti、v、Ru、Mo等的金属元素之中的1种以上为主成分的金属膜或把这些元素组合起来的金属叠层膜形成。此外，也可以用彼此不同的材料形成导电层、导电插针和第1增强插针，增强金属层和第2增强插针。由增强金属层和第2增强插针构成的增强布线部分可以用可以减小要施加在由导电层、导电插针和第1增强插针构成的有效布线部分上的水平负载应力和垂直负载应力的材料形成。
此外，势垒金属膜也不限定于Ta和TaN的叠层膜，也可以是Ti和TiN、Nb和NbN、W和WN或Zr和ZrN等的各种组合。再有，也可以单体地设置这些各个金属、化合物或TaSiN、TiSiN等。此外，由化合物构成的层，并不限于氮化物，例如也可以是以例如上述各个金属元素为主成分的碳化物或硼化物等。就是说，势垒金属膜，可以根据导电层、导电插针、第1增强插针、增强金属层、和第2增强插针等的各自的形成材料，用可以提高对有效布线部分的水平负载应力和垂直负载应力的耐久性和增强布线部分的增强功能的材料形成。作为这样的势垒金属膜的形成材料，例如，可以从IV-A族、V-A族、或VI-A族的金属及其化合物等中选择使用。
此外，以上所说明的低相对介电系数膜、增强材料、布线和势垒金属膜的形成材料，不言而喻，理想的是把可以在它们之间可以互相提高彼此的功能的材料组合起来使用。
此外，各个实施方案1到10的有效布线部分或增强布线部分的布线图形的形状等，并不限于在图8、图10、图13到图18、图19、图21、图22和图24到图40中所示的形状。例如，也可以像图14所示的实施方案4的Cu增强通路插针28那样，把图13所示的实施方案3的所有的Cu增强通路插针28都形成为使之突入到下层的低相对介电系数膜4的内部的形状。此外，也可以像图15所示的实施方案5那样，把与低相对介电系数膜4相邻地设置的绝缘膜作成为仅仅是SiCN膜3。即便是这样的设定，也可以充分地得到本发明的效果。
此外，层间绝缘膜、增强材料、布线层和增强布线层的层数，并不限定于2层或3层。1层也罢或4层以上也罢，理所当然地都可以。
再有，在实施方案7中，虽然把硅衬底1上边的各个绝缘膜的构成作与实施方案1同样的构成，但是，并不限定于此。例如，也可以用SiO2膜取代SiC膜2。同样，也可以用SiN膜取代SiCN膜3。相当于SiC膜2和SiCN膜3的膜，只要共杨氏模量在约30GPa以上即可。此外，在设置有导电插针27的层的绝缘膜4之中，只要至少1层的绝缘膜4的杨氏模量在20GPa以下即可。这样的构成，在各个实施方案8到10中也是同样的。
权利要求
1.一种半导体器件，其特征在于具备在衬底上至少设有1层，相对介电系数在3.4或3.4以下的绝缘膜；在上述绝缘膜的内部设置的至少一个导电层；被形成为在上述绝缘膜的内部与上述导电层电连，构成通电路径的至少一个导电插针；在上述导电层的至少下侧至少设有1杨氏模量在30Gpa或30Gpa以上的增强材料；和被形成为在与上述导电层连接的同时，与上述增强材料接连的至少1个第1增强插针。
2.根据权利要求1所述的半导体器件，其特征在于上述第1增强插针在距上述导电插针5微米或5微米以内处设置。
3.根据权利要求1所述的半导体器件，其特征在于包括上述第1增强插针和上述导电插针在内的各个插针彼此间的间隔被设定为5微米或5微米以下。
4.根据权利要求1所述的半导体器件，其特征在于上述第1增强插针在距上述导电插针5微米或5微米以内设有多个，同时，包括这些各个第1增强插针和上述导电插针在内的各个插针的间隔被设定为在1微米或1微米以下。
5.根据权利要求1所述的半导体器件，其特征在于上述绝缘膜和上述增强材料被设置为分别叠层2层或2层以上，同时，对于这些各层的上述绝缘膜和上述增强材料，设有上述导电层、上述导电插针和上述第1增强插针。
6.根据权利要求1所述的半导体器件，其特征在于还具备在形成了上述导电层的区域以外的上述绝缘膜的内部设置的，与上述导电层和上述导电插针电截断的增强金属层；被形成为与上述增强金属层的下表面连接的同时与上述增强材料接连的第2增强插针。
7.根据权利要求6所述的半导体器件，其特征在于上述增强金属层，在距上述导电层5微米或5微米以内处设置。
8.根据权利要求6所述的半导体器件，其特征在于设有多个上述第2增强插针，同时，这些各个第2增强插针的间隔被设定为在5微米或5微米以下。
9.根据权利要求6所述的半导体器件，其特征在于上述增强材料中的至少之一，是设置在已设置了上述导电层的上述绝缘膜的下面1层的上述绝缘膜内的上述增强金属层。
10.根据权利要求6所述的半导体器件，其特征在于上述绝缘膜和上述增强材料被设置为分别叠层2层或2层以上，同时，对这些各层的上述绝缘膜和上述增强材料设有上述导电层、上述导电插针、上述第1增强插针、上述增强金属层和上述第2增强插针。
11.一种半导体器件，是具备在衬底上设置的，相对介电系数在3.4或3.4以下的绝缘膜；在上述绝缘膜的内部设置的导电层；被形成为在上述绝缘膜的内部与上述导电层电连，构成通电路径的导电插针；被设置为在上述绝缘膜的内部，与由上述导电层和上述导电插针构成的布线层电截断的增强金属层；和被形成为在上述绝缘膜的内部连接到上述增强金属层的下表面上的增强插针的半导体器件，其中，上述绝缘膜在上述衬底上设有2层或2层以上，同时，在距上述布线层5微米或5微米以内，沿着上述各个绝缘膜的表面被形成为使得比上述增强插针的直径延伸得更长，而且，在上述各个绝缘膜的叠层方向上彼此重叠，同时沿着与上述各个绝缘膜的叠层方向垂直的方向彼此错开，在上述各个绝缘膜之中至少不同的2层上述绝缘膜内至少每层各设置1个上述增强金属层，和为了沿着上述绝缘膜的叠层方向把这些至少2个上述增强金属层彼此间连接起来，在上述衬底上至少设有1条由在至少1层的上述绝缘膜内形成的至少1个上述增强插针构成的虚设通路链。
12.根据权利要求11所述的半导体器件，其特征在于上述虚设通路链被构成为彼此在同一层上设置的至少2个上述增强金属层，通过与设置这些增强金属层的层不同的层上设置的上述增强金属层和上述增强插针进行连接。
13.根据权利要求11所述的半导体器件，其特征在于上述各个增强金属层，被形成为在所有的层中都在同一方向上延伸得长。
14.根据权利要求11所述的半导体器件，其特征在于上述虚设通路链被形成为在与上述各个绝缘膜的叠层方向垂直的方向上2维地延展。
15.根据权利要求14所述的半导体器件，其特征在于上述虚设通路链具有俯视图形为L状、四角框状或四角形形状的上述增强金属层。
16.根据权利要求11所述的半导体器件，其特征在于至少2条的上述虚设通路链，沿着与上述各个绝缘膜的叠层方向垂直的方向排列设置。
17.根据权利要求12所述的半导体器件，其特征在于上述导电层被形成为孤立布线，同时，上述虚设通路链在上述孤立布线的周边设置。
18.根据权利要求12所述的半导体器件，其特征在于上述各个增强金属层被形成为与上述导电层相等或相等以下的长度。
19.根据权利要求18所述的半导体器件，其特征在于上述各增强金属层，被形成为2微米或2微米以下的长度。
20.根据权利要求1到19中的任何一项所述的半导体器件，其特征在于把上述导电插针覆盖起来地设有含有高熔点金属的势垒金属膜。
21.根据权利要求1到19中的任何一项所述的半导体器件，其特征在于上述绝缘膜，其杨氏模量在20Gpa或20GPa以下。
全文摘要
本发明提供因可以实现导电部分对由在低相对介电系数膜内发生的热应力引起的负载的耐久性的提高而提高了可靠性的半导体器件。具体解决方案是在硅衬底1上边2层叠层起来设置的低相对介电系数在3.4以下的低相对介电系数膜4的每一者的下层，设置杨氏模量在30GPa以上的SiCN膜3。在各个低相对介电系数膜4的内部设置Cu导电层14、26。在Cu导电层14、26上电连上Cu导电插针15、27，构成通电路径。此外，在Cu导电层14、26上，还设置Cu增强插针16、28使之在连接到这些Cu导电层14、26上的同时，还贯通在各个低相对介电系数膜4的每一者的下侧的SiCN膜。各个Cu增强插针16、28，通过势垒金属膜9、21实质上连接到SiCN膜3上。
文档编号H01L23/522GK1487581SQ0315651
公开日2004年4月7日 申请日期2003年9月3日 优先权日2002年9月3日
发明者莲沼正彦, 代, 伊藤祥代 申请人:株式会社东芝