专利名称：硅绝缘体单晶芯片结构的制作方法
技术领域：
本实用新型涉及一种硅绝缘体(silicon on insulator，简称SOI)单晶芯片结构，特别是指一种对SOI组件而言具有两种以上不同硅层厚度的单晶芯片结构。
背景技术：
请参阅图1，图1为公知SOI单晶芯片结构10的横断面示意图。所谓的SOI芯片结构即是硅(silicon)组件层(active device layer)在绝缘层(insulator)(如二氧化硅)之上。此SOI芯片结构10包含有一组件层12用来做集成电路组件的布局、一绝缘层14位于组件层12的下方、以及一接地层16位于绝缘层14的下方。一般而言，就组件层12来说，其厚度d1是均一的(uniform)，也就是说公知SOI单晶芯片结构10为一单一厚度组件层的SOI芯片。绝缘层14通常又被称为埋入氧化层(buried oxide layer，简称BOX)，此埋入氧化层的形成方式很多，譬如直接把氧离子离子布植进入硅基材当中，再加高温来氧化原先的硅基材，使得原始的硅基材结构能在某个可预先决定的特定深度位置形成二氧化硅的埋入氧化层。而SOI晶片的组件层12一般来说，其厚度d1大概介于0.03微米到10微米之间。
然而，在现今系统单芯片(System on a Chip，SOC)逐渐成为市场主流的情况下，同一个芯片结构上的组件层可能需要去布局许多不同种类的电路组件，这些电路组件各自具有各自的尺寸以及散热条件、操作电流或电压大小等特征，使得在一个厚度均一的SOI单晶芯片结构上，很难满足所有组件的需求。也就是说，有些组件的操作电压较大或电流较大、散热量较多，其较适合布局在厚度较大的组件层位置(因较大操作电流以及崩溃电压较大等等原因)；而如果是操作电压较小或是散热量较少的组件，只需要布局在厚度不是那么大的组件层位置即可。如果整个SOI芯片结构的组件层厚度均一的话，那些需要较大工作电压或散热较多的组件，同样可以布局在这种芯片结构上，但相对就需要占据较大的芯片面积，如此一来单一片晶片上所能布局的芯片数目将因此而减少，并不符合经济需求。此外，公知的SOI芯片结构10，其对于静电放电(electro static discharge，ESD)的抵抗能力，由于其组件层12难以有效的接地(effectively grounded)及组件崩溃电压(break-down voltage)受到了厚度d1的限制而显得不足。
所以，由上可知，上述的公知技术，在实际使用上，显然具有不便与缺陷存在，而待加以改善。
发明内容
本新型的主要目的在于提供一种具有两种以上硅层厚度的SOI芯片结构，通过在第一晶片上的预定位置处形成埋入氧化区(层)，使得相对此埋入氧化区上方的硅层厚度小于其余未有设置埋入氧化区设置的硅层厚度。此第一晶片稍后将翻转，与另一做为接地层的第二晶片(硅层)(亦称为承载晶片(handlewafer))接合(bonding)，之后再对接合后的第一晶片进行切割(split)并进行后续表面处理，形成一具有双厚度硅层的SOI单晶芯片结构，从而可使多种不同种类组件布局于此SOI单晶芯片硅层上。
本新型的另一目的在于提供上述SOI芯片结构的布局结构，先于第一晶片上设置一对“对准标记”以及在一预定设置深度平面植入氢离子，再于第一或第二预定位置处设置至少一具有第二或第三预定设置深度的埋入氧化区，之后对这些埋入氧化区填入非晶氧化硅(amorphous silicon oxide)材料，部分的氧化硅材料将覆盖各埋入氧化区之间，而让第一晶片(硅层)与做为接地层使用的第二晶片(硅层)之间无法直接建立电连接。
为了达成上述目的，本实用新型可通过如下措施实现一种硅绝缘体单晶芯片结构，它包含有一第一硅层其上布局至少一硅绝缘体组件；至少设置一具有一预定深度的埋入氧化区于该第一硅层中的一预定位置上，从而该第一硅层具有两种不同的硅材厚度，该埋入氧化区包含氧化硅材料；一第二硅层位于该第一硅层以及该埋入氧化区之下；以及一绝缘层位于该第一硅层与该第二硅层之间。
所述的氧化硅材料是完全填满该埋入氧化区。
所述的氧化硅材料是部分填入该埋入氧化区。
其另外包含有一金属层填入该埋入氧化区。
所述的金属层为一单一金属层或是由一复合金属层系统所组成。
还另外包含有一真空区形成于填入该埋入氧化区的氧化硅材料与该第二硅层之间。
所述的绝缘层为一热氧化层。
所述的氧化硅材料为一非晶氧化硅材料。
所述的非晶氧化硅材料为一旋施玻璃。
部分的旋施玻璃是位于该第一硅层与该第二硅层之间。
还另外包含有一旋施玻璃层形成于该第一硅层与该第二硅层之间，接合该第一硅层与该第二硅层晶片。
所述的绝缘层是位于该埋入氧化区外的氧化硅材料。
而制造此种SOI单晶芯片结构的方法至少包含有下列步骤提供一第一晶片做为一第一硅层使用；提供一第二晶片做为一第二硅层使用；于第一晶片的一第一预定设置深度植入一氢离子层；间第一晶片的至少一第一预定位置处设置一具有一第二预定设置深度的埋入氧化区，于埋入氧化区填入一非晶氧化硅材料；于非晶氧化硅材料未填满该埋入氧化区时，选择午埋入氧化层与第二硅层间形成一真空区(void)；或是于非晶氧化硅材料上及其余第一硅层上继续填入一金属层，而当金属层同样未填满埋入氧化区时，于埋入氧化区金属层与第二硅层间同样形成一真空区；或是于埋入氧化区之间设置一绝缘层位于第一硅层与第二硅层之间；翻转第一晶片，并以一晶片接合法接合第一晶片与第二晶片；以及沿着第一预定设置深度所对应的平面切割该第一晶片。另外，本新型的方法亦于第一晶片设置至少一对(a pair of)对准标记(alignment marks)，以及在第一晶片的第二预定位置处设有具有与第二预定设置深度不同的第三预定设章深度的埋入氧化区，目的在使此SOI单晶芯片结构的SOI组件能具有第三种的硅材厚度。制造过程中为了平坦化表面所需的化学机械研磨法(chemical mechanical polish)以及修复晶格所使用的氢气回火法(hydrogenanneal)同样亦包含在本新型的步骤之中。
本实用新型的优点在于本实用新型通过在第一晶片上的预定位置处形成埋入氧化区(层)，使得相对此埋入氧化区上方的硅层厚度小于其余未有设置埋入氧化区设置的硅层厚度，并形成一具有双厚度硅层的SOI单晶芯片结构，可使多种不同种类组件布局于此SOI单晶芯片硅层上，从而使同一个芯片结构上的组件层可布局许多不同种类的电路组件。
本实用新型还将结合附图对实施例作进一步详述。
图1为公知SOI单晶芯片结构的横断面示意图；图2为本实用新型SOI单晶芯片结构的第一实施例的示意图；图3为本实用新型SOI单晶芯片结构的第二实施例的示意图；图4为本实用新型SOI单晶芯片结构的第三实施例的示意图；图5为本实用新型SOI单晶芯片结构的第四实施例的示意图；图6为本实用新型SOI单晶芯片结构的第五实施例的示意图；图7为本实用新型SOI单晶芯片结构的第六实施例的示意图；图8为本实用新型SOI单晶芯片结构的第七实施例的示意图；图9为本实用新型SOI单晶芯片结构的第八实施例的示意图；图10为本实用新型SOI单晶芯片结构的第九实施例的示意图；图11为本实用新型SOI单晶芯片结构的第十实施例的示意图；图12为本实用新型SOI单晶芯片结构的第十一实施例的示意图；图13为制造本实用新型SOI单晶芯片结构的简化流程图。
具体实施方式
请参阅图2，图2为本新型的SOI单晶芯片结构的第一实施例50的示意图。第一实施例50包含有一第一晶片51做为第一硅层使用以及一第二晶片52做为第二硅层(接地层)使用。其中第一硅层51的预定位置处开设至少一具有预定深度d1的埋入氧化区53、153与253。埋入氧化区53、153与253是先填入一非晶氧化硅材料54，当此非晶氧化硅材料54未填满埋入氧化区53、153以及253时，(在以化学机械研磨法去除覆盖于埋入氧化区53、153与253之外的多余非晶氧化硅层之后)另外有一金属层55的填入，使得第一晶片51与第二晶片52能直接通过此金属层55而取得彼此间的电连接。第一晶片51是用来布局SOI组件56以及156，由于埋入氧化区53、153以及253的设置，使得不同位置设置的SOI组件56与156之间具有不同的硅材(组件层)厚度。举例来说，以埋入氧化区53为例，设置于埋入氧化区53上方相对位置的SOI组件56与选择不设置在此埋入氧化区53上方相对位置的SOI组件156相较，SOI组件56所对应到的硅材厚度是小于SOI组件156的硅材厚度。如此一来，此SOI单晶芯片结构50，将可对应不同的SOI组件需求(如散热条件或特征尺寸等)而能布局在适当的位置，除了可具有一定的散热以及静电对抗能力外，更不会因为必须迁就某种特殊需求的组件而付出降低整个SOI晶片的晶粒(die)数量的代价。
此外，第一晶片51另外包含有至少一对“对准标记”57设置其上，其设置的目的在于让埋入氧化区53、153以及253的设置(均利用微影，蚀刻的方式)进行时，让步进机(stepper)(图未示)及其光罩(同样图未显示)能直接对应上述的对准标记57。当两“对准标记”能提供某一步进机的对位机制时，将可方便在第一晶片51的预定位置处微影及蚀刻出所需的埋入氧化区53、153与253。上述的金属层55可为一单一金属层或是一复合金属层(compositemetal layers)系统所组成。
请参阅图3，图3为本新型的SOI单晶芯片结构的第二实施例70的示意图。本实施例70同样包含有一第一晶片71做为第一硅层使用以及一第二晶片72做为第二硅层(接地层)使用，其中于第一硅层71的预定位置处开设至少一具有预定深度d1的埋入氧化区73、173与273。埋入氧化区73、173与273是先填入一非晶氧化硅材料74，当此非晶氧化硅材料74未填满埋入氧化区73、173以及273时，(在以化学机械研磨法去除覆盖于埋入氧化区73、173与273之外的多余非晶氧化硅层之后)另外有一金属层75的填入，使得第一晶片71与第二晶片72能直接通过此金属层75而取得彼此间的电连接。与图2最大的不同在于，图2的金属层55是在其非晶氧化硅材料54未填满埋入氧化区53、153以及253后，填入并填满剩余的埋入氧化区53、153以及253空间，而图3的金属层75则未填满对应的埋入氧化区73、173以及273。所以相对来说，图3的SOI单晶芯片结构70其在制造过程中材料的花费上将少于图2的SOI单晶芯片结构50(因为不需要使用太多的金属层材料)，而埋入氧化区73、173与273的剩余空间，在第一晶片71与第二晶片72做接合的同时，必须保持在一真空的状态，也就是本新型SOI单晶芯片结构的第二实施例70将另外包含有一真空区78位于填入埋入氧化区73、173与273的金属层75与第二晶片72之间形成。同样地，第一晶片71是用来布局SOI组件76以及176，由于埋入氧化区73、173以及273的设置，使得不同位置设置的SOI组件具有不同硅材(组件层)厚度的可能。举例来说，以埋入氧化区73为例，设置于埋入氧化区73上方相对位置的SOI组件76与选择不设置在此埋入氧化区73上方相对位置的SOI组件176相较，SOI组件76所对应到的硅材厚度是小于SOI组件176所对应到的硅材厚度。如此一来，此SOI单晶芯片结构70，将可对应不同的SOI组件需求(如散热条件或特征尺寸等)而能布局在适当的位置，除了可具有一定的散热，以及静电对抗能力外，更不会因为必须迁就某种特殊需求的组件而付出降低整个SOI晶片的晶粒(die)数量的代价。
第一晶片71另外包含有至少一对对准标记79设置其上，其设置的目的在于让埋入氧化区73、173以及273的设置(均利用微影，蚀刻的方式)进行时，让步进机(图未显示)及其光罩(同样图未显示)能直接对应上述的对准标记79。当两对准标记79能提供某一步进机的对位机制时，将可方便在第一晶片71的预定位置处微影及蚀刻出所需的埋入氧化区73、173与273。上述的金属层75同样可为一单一金属层或是一复合金属层系统所组成。请参阅图4，图4为本新型的SOI单晶芯片结构的第三实施例90的示意图。本实施例90同样包含有一第一晶片91做为第一硅层使用以及一第二晶片92做为第二硅层(接地层)使用。其中于第一硅层91的预定位置处开设至少一具有预定深度d1的埋入氧化区93、193与293。埋入氧化区93、193与293是先填入并完全填满一非晶氧化硅材料94。此时金属层95就只能设置在第一晶片91与第二晶片92之间(但不导电的非晶氧化硅材料94则最多只能存在于埋入氧化区93、193与293内，于制造过程中累积的多余非晶氧化硅材料94必须在金属层95形成前，以化学机械研磨法(CMP)进行表面的平坦化处理去除)，使得第一晶片91与第二晶片92依然能通过此金属层95而取得两者间的电连接。同样地，第一晶片91是用来布局SOI组件96以及196，由于埋入氧化区93、193以及293的设置，使得不同位置设置的SOI组件具有不同硅材(组件层)厚度的可能，举例来说，以埋入氧化区93为例，设置于埋入氧化区93上方相对位置的SOI组件96与选择不设置在此埋入氧化区93上方相对位置的SOI组件196相较，SOI组件96所对应到的硅材厚度是小于SOI组件196所对应到的硅材厚度。如此一来，此SOI单晶芯片结构90，将可对应不同的SOI组件需求(如散热条件或特征尺寸等)而能布局在适当的位置，除了可具有一定的散热以及静电对抗能力外，更不会因为必须迁就某种特殊需求的组件而付出降低整个SOI晶片的晶粒(die)数量的代价。
第一晶片91另外包含有至少一对对准标记97设置其上，其设置的目的在于让埋入氧化区93、193以及293的设置(均利用微影，蚀刻的方式)进行时，让步进机(图未显示)及其光罩(同样未显示)能直接对应上述的对准标记97。当两对准标记97能提供某一步进机的对位机制时，将可方便在第一晶片91的预定位置处微影及蚀刻出所需的埋入氧化区93、193与293。上述的金属层95同样可为一单一金属层或是一复合金属层系统所组成。
请参阅图5，图5为本新型的SOI单晶芯片结构的第四实施例110的示意图。图5实施例110与图3实施例70之间的差异在于不同深度埋入氧化区的设置。本实施例110同样包含有一第一晶片111做为第一硅层使用以及一第二晶片112做为第二硅层(接地层)使用。其中于第一硅层111的预定位置处开设至少一具有预定深度引的埋入氧化区113与313以及具有预定深度d2的埋入氧化区213。埋入氧化区113，313与213均先填入一非晶氧化硅材料114，当此非晶氧化硅材料114未填满埋入氧化区113，313以及213时，(于以化学机械研磨法去除覆盖于埋入氧化区113，313与213之外的多余非晶氧化硅层之后)另外有一金属层115的填入，使得第一晶片111与第二晶片112能直接通过此金属层115而取得彼此间的电连接。不同设置深度(d1与d2)氧化层的设置，将使得位于埋入氧化区113，313上方相对位置与埋入氧化区213上方相对位置乃至于未于埋入氧化区113，313或213上方设置的SOI具有三种(超过两种)的硅材(组件层)厚度。随着不同深度埋入氧化区的设置，布局于第一晶片111的SOI组件116、216与316所具有的硅层厚度皆可因此而不同，也就是说，此SOI单晶芯片结构110将有能力且适合去包含多种不同规格尺寸特征的SOI组件。埋入氧化区113，313与213的剩余空洞，在第一晶片111与第二晶片112做接合的同时，必须保持在一真空的状态，也就是本新型SOI单晶芯片结构的第四实施例110将另外包含有真空区117形成于填入埋入氧化区113，313与213的金属层114与第二晶片112之间。
第一晶片111另外包含有至少一对对准标记119设置其上，其设置的目的在于让的埋入氧化区113，313以及213的设置(均利用微影，蚀刻的方式)进行时，能更加地方便。让步进机(图未显示)及其光罩(图同样未显示)能直接对应上述的对准标记119。上述的金属层75同样可为一单一金属层或是一复合金属层系统所组成。另外图2、图3与图4的实施例50、70与90，同样可以设置具有不同设置深度(d1与d2)的埋入氧化区，以达到跟图5相同的目的。
请参阅图6，图6为本新型的SOI单晶芯片结构的第五实施例130的示意图。SOI单晶芯片结构130包含有一第一硅层(晶片)131以及一第二硅层(晶片)132于与第一硅层131接合后位于第一硅层131之下。第一硅层131包含有至少一具有一预定深度d1的埋入氧化区133、233与333于一预定位置上开设，用来填入一非晶氧化硅材料134，以及一绝缘层135(较佳为一热氧化硅(thermal oxides)材料)位于第一硅层131与第二硅层132之间。如此一来，布局于第一硅层131的SOI组件137或237都必须额外通过导电塞(图未显示)的设置，才能让本身的操作电压参考至第二硅层(接地层)132。由于埋入氧化区133、233以及333的设置。使得此SOI单晶芯片结构130为一具有双(dual)硅组件层厚度的SOI单晶芯片结构，所以可以针对不同种类需求的SOI组件137与237布局使用。不过，由于第一硅层131与第二硅层132间都存在非金属的绝缘材料(如填入的非晶氧化硅材134与绝缘层135)，所以SOI组件137与237的散热效率就没有前述第一硅层与第二硅层间存在可导电金属层的实施例来得优越。
第一硅层131另外包含有至少一对对准标记136设置其上，其设置的目的在于让埋入氧化区133、233与333的设置(均利用微影，蚀刻的方式)进行时，能让步进机(图未显示)及其光罩(同样图未显示)能直接对应上述的对准标记136。
请参阅图7，图7为本新型的SOI单晶芯片结构的第六实施例450的示意图。SOI单晶芯片结构450包含有一第一硅层(晶片)451以及一第二硅层(晶片)452于与第一硅层451接合后位于第一硅层451之下。第一硅层451包含有至少一具有一预定深度d1的埋入氧化区453、553与653于一预定位置上开设，用来填入一非晶氧化硅材料454。本实施例中的非晶氧化硅材料454并未完全填满埋入氧化区453、553以653，而未填入非晶氧化硅材料454的埋入氧化区剩余空洞将分别形成一真空区455，介于埋入氧化区453、553、653与第二硅层452之间。本实施例另外包含有一绝缘层457(较佳为一热氧化硅材料)位于第一硅层451与第二硅层452之间。布局于第一硅层451的SOI组件461或561都必须额外通过导电塞(图未显示)的设置，才能让本身的操作电压参考至第二硅层(接地层)452。由于埋入氧化区453、553以及653的设置，使得此SOI单晶芯片结构450为一具有双(dual)硅组件层厚度的SOI单晶芯片结构，所以可以针对不同种类需求的SOI组件461与561布局使用。不过，由于第一硅层451与第二硅层452间都存在非金属的绝缘材料(如填入的非晶氧化硅材454与绝缘层457)及真空区455，所以SOI组件461与561的散热效率就没有前述第一硅层与第二硅层间存在可导电金属层的实施例来得优越。
第一硅层451另外包含有至少一对对准标记459设置其上，其设置的目的已于前述的各实施例中有所说明，于此不再赘述。与图6相较，图7所揭示的实施例450由于非晶氧化硅材料454并未填满所有的埋入氧化区453、553与653，所以其在制作的花费上自然比图6实施例130来得低，但其散热效率(由于以真空区455取代)也相对较差。
请参阅图8，图8为本新型的SOI单晶芯片结构的第七实施例470的示意图。SOI单晶芯片结构470包含有一第一硅层(晶片)471以及一第二硅层(晶片)472与第一硅层471接合后位于第一硅层471之下。第一硅层471包含有至少一具有一预定深度d1的埋入氧化区473、573与673于一预定位置上开设，用来填入一非晶氧化硅材料474。本实施例中的非晶氧化硅材料474并未完全填满埋入氧化区473、573以673，而未填入非晶氧化硅材料474的埋入氧化区剩余空洞将分别继续填入一金属层475。本实施例另外包含有一绝缘层476(较佳为一热氧化硅材料)位于第一硅层471与第二硅层472之间。布局于第一硅层471的SOI组件478或578都必须额外通过导电塞(图未显示)的设置，才能让本身的操作电压参考至第二硅层(接地层)472。由于埋入氧化区473、573以及673的设置，使得此SOI单晶芯片结构470为一具有双(dual)硅组件层厚度的SOI单晶芯片结构，所以可以针对不同种类需求的SOI组件478与578布局使用。
第一硅层471另外包含有至少一对对准标记477设置其上，其设置的目的已于前述的各实施例中有所说明，于此不再赘述。与图6、图7相较，实施例470由于有金属层475于埋入氧化区453、553与653的剩余空洞内填入，所以其在散热效率以及接地(需通过额外的导电塞)的表现上均应较前两者为佳，金属层475建立过程中所可能遭遇的平坦化问题，以及第一硅层471与第二硅层472接合时金属层475与第二硅层472的接口问题，都是制造者所必须考虑的。另外，金属层475可为一单一金属层或是一复合金属层系统所组成。
请参阅图9，图9为本新型SOI单晶芯片结构的第八实施例490的示意图。SOI单晶芯片结构490包含有一第一硅层(晶片)491以及一第二硅层(晶片)492，与第一硅层491接合后位于第一硅层491之下。第一硅层491包含有至少一具有一预定深度d1的埋入氧化区493，593与693于一预定位置上开设，用来填入一非晶氧化硅材料494(此处为一旋施玻璃(spin on glass，SOG))。本实施例中的旋施玻璃494是完全填满整个埋入氧化区493、593以及693，甚至第一硅层491与第二硅层492间的绝缘层也是同样使用此旋施玻璃494为材料，且此旋施玻璃494同样亦做为第一硅层491与第二硅层492于晶片接合时的粘着剂(adhesive)使用。布局于第一硅层491的SOI组件495或595都必须额外通过导电塞(未显示)的设置，才能让本身的操作电压参考至第二硅层(接地层)492。由于埋入氧化区493、593以及693的设置，使得此SOI单晶芯片结构490为一具有双(dual)硅组件层厚度的SOI单晶芯片结构，所以可以针对不同种类需求的SOI组件495与595布局使用。第一硅层491另外包含有至少一对对准标记496设置其上。其设置目的已于前述的各实施例中有所说明，于此不再赘述。
请参阅图10，图10为本新型SOI单晶芯片结构的第九实施例510的示意图。SOI单晶芯片结构5 10包含有一第一硅层(晶片)511以及一第二硅层(晶片)512，与第一硅层511接合后位于第一硅层511之下。第一硅层511包含有至少一具有一预定深度d1的埋入氧化区513、613与713于一预定位置上开设，用来填入一非晶氧化硅材料514。本实施例中，非晶氧化硅材料514是完全填满整个埋入氧化区513、613与713，同时也有部分的非晶氧化硅材料514形成在各埋入氧化区513、613与713之间。这些形成在各埋入氧化区513、613与713的非晶氧化硅材料514作用如同一绝缘层位于第一硅层511与第二硅层512之间。第一硅层511与第二硅层512之间另外包含有一旋施玻璃层516做为接合第一硅层511与第二硅层512的粘着剂使用。布局于第一硅层511的SOI组件517或617都必须额外通过导电塞的设置，才能让本身的操作电压参考至第二硅层(接地层)512。由于埋入氧化区513、613以及713的设置，使得此SOI单晶芯片结构510为一具有双(dual)硅组件层厚度的SOI单晶芯片结构，所以可以针对不同种类需求的SOI组件517与617布局使用。第一硅层511另外包含有至少一对对准标记518设置其上。
请参阅图11，图11为本新型SOI单晶芯片结构的第十实施例530的示意图。SOI单晶芯片结构530包含有一第一硅层(晶片)531以及一第二硅层(晶片)532，与第一硅层531接合后位于第一硅层531之下。第一硅层531包含有至少一具有一预定深度d1的埋入氧化区533、633与733于一预定位置上开设，用来填入一非晶氧化硅材料534。本实施例中，非晶氧化硅材料534并并未完全填满整个埋入氧化区533、633与733，所以在未翻转前的埋入氧化区533、633与733内继续填入一金属层536。部分的非晶氧化硅材料534是形成在各埋入氧化区533、633与733之间，而金属层536则完全位于埋入氧化区533、633与733内。这些形成在各埋入氧化区533、633与733间的非晶氧化硅材料534作用如同位于第一硅层531与第二硅层532之间的绝缘层。第一硅层531与第二硅层532之间另外包含有一旋施玻璃层538做为接合第一硅层531与第二硅层532的粘着剂使用。布局于第一硅层531的SOI组件541或542都必须额外通过导电塞的设置，才能让本身的操作电压参考至第二硅层(接地层)532。由于埋入氧化区533、633以及733的设置，使得此SOI单晶芯片结构530为一具有双(dual)硅组件层厚度的SOI单晶芯片结构，所以可以针对不同种类需求的SOI组件541与542布局使用。第一硅层531另外包含有至少一对对准标记544设置其上。
请参阅图12，图12为本新型SOI单晶芯片结构的第十一实施例550的示意图。SOI单晶芯片结构550包含有一第一硅层(晶片)551以及一第二硅层(晶片)552，与第一硅层551接合后位于第一硅层551之下。第一硅层551包含有至少一具有一预定深度d1的埋入氧化区565、665与765于一预定位置上开设，用来填入一非晶氧化硅材料554。本实施例中，非晶氧化硅材料554并未完全填满整个埋入氧化区565、665与765，所以在未翻转前的埋入氧化区553、654与753内继续填入一金属层556，但不如图11实施例530把埋入氧化区565、665与765给填满，所以其未填满的空间将会被抽取出空气以形成一真空区558。部分的非晶氧化硅材料554是形成在各埋入氧化区565、665与765之间。这些形成在各埋入氧化区565、665与765间的非晶氧化硅材料554作用如同位于第一硅层551与第二硅层552之间的绝缘层。布局于第一硅层551的SOI组件559或562都必须额外通过导电塞的设置，才能让本身的操作电压参考至第二硅层(接地层)552。由于埋入氧化区565、665以及765的设置，使得此SOI单晶芯片结构550为一具有双(dual)硅组件层厚度的SOI单晶芯片结构。第一硅层551另外包含有至少一对对准标记563设置其上。
与图5相同，图6至图12同样可以在埋入氧化区的设置深度上进行变化，使得整个SOI单晶芯片结构上的SOI组件可以有超过两个的硅层(组件层)深度，以满足多种不同特征尺寸的SOI组件得以设置其上的需求。
请参阅图13，图13为本新型的SOI单晶芯片结构的制造方法700的简化流程图。制造方法700至少包含有下列步骤。
步骤701提供一第一晶片做为一第一硅层使用；步骤702提供一第二晶片做为一第二硅层使用；步骤703于第一晶片的一第一预定设置深度处植入一氢离子层；步骤704于第一晶片的至少一第一预定位置处设置一具有一第二预定设置深度的埋入氧化区孔洞(holes)；步骤705于埋入氧化区孔洞中填入一非晶氧化硅材料；步骤706于非晶氧化硅材料填满或未填满埋入氧化区之后，或是额外于非晶氧化硅材料上继续填入一金属层；当埋入氧化区孔洞未填满时，(于晶片接合后)将于埋入氧化区与第二硅层间形成真空区；步骤707于埋入氧化区之间额外设置一绝缘层(位于第一硅层与第二硅层之间)；步骤708子第一晶片接合前，以一化学机械研磨法去除位于该埋入氧化区外的多余非晶氧化硅材料或金属层；步骤709翻转第一晶片，并以一晶片接合法接合第一晶片与第二晶片；步骤711沿着第一预定设置深度所对应的平面切割(split)第一晶片；以及步骤712于晶片切割平面进行表面处理。
本实用新型的SOI单晶芯片结构是利用某一种晶片接合法将第一晶片(做为组件层，用来布局至少一SOI组件)与第二晶片(做为一接地层使用)接合而成。一般来说，我们是先对第一晶片组件层(硅层)部分进行处理，然而需注意的是，上述的步骤间并非一定有特定顺序可言，其仅为提供的较佳实施例，各步骤间的连接仍然有许多可能的顺序变化存在。步骤703是在第一晶片的第一预定设置深度处植入氢离子，此第一预定设置深度所在的平面，即为之后利用水刀(water jet)切割(split)第一晶片的参考面。之后，在于第一预定位置处设置至少一具有第二预定设置深度的埋入氧化区孔洞，此些埋入氧化区孔洞是用来填入氧化硅材料，使其成为一埋入氧化层(buried oxide layer，简称BOX)。埋入氧化层本身不导电，可视为一绝缘层，而SOI组件即设置在这些绝缘的埋入氧化层上。埋入氧化区的设置深度并不一定仅局限在只有一种设置深度，也可以如图5所示具有两种(甚至超过两种)的设置深度(如第二预定位置上的第三预定设置深度d2)，其为是否针对多种不同的SOI组件特性需求而定。绝缘层材料(较佳为一非晶氧化硅材)是选择完全填满或仅部分填入埋入氧化区孔洞，之后可以选择继续填入金属层把剩余的埋入氧化区空间填满或是让剩余的埋入氧化区空间(不论是否继续填入金属层与否)于接合时保持真空(形成一真空区，如步骤706与708)。另外，步骤707为一选择性步骤，可在前述的结构实施例图6至图11中实施。
而前述的结构实施例图2至图5为第一硅层与第二硅层间存在一可直接电连接的关系(也就是不需要导电塞的设置)时，就不需此步骤707的绝缘层设置在各埋入氧化区之间。在某些实施例(如图9至图12)中绝缘层，于非晶氧化硅材料填入埋入氧化区的同时即可形成，但若如图6至图8的实施例，各埋入氧化区之间的绝缘层材料(较佳为一热氧化层)与填入埋入氧化区的非晶氧化硅材料不同，所以无法在填充埋入氧化区的过程中同时形成。另外，步骤708亦为一选择性步骤。
不论是填入非晶氧化硅材料或是金属层，于填充过程完毕后，可能都需要利用化学机械研磨法做表面平坦化的步骤708，以方便后续步骤的进行。非晶氧化硅材料可为一旋施玻璃(spin-on glass，SOG)，绝缘层亦可为一旋施玻璃层，此旋施玻璃亦可应用在担任第一晶片与第二晶片的接合剂工作上。而为了方便显影(或蚀刻)埋入氧化区孔洞的步骤，本新型的方法另外于第一晶片表面形成至少一对对准标记，以供步进机以及光罩设备的对准。切割后的第一预定设置深度平面，另外需经过化学机械研磨法的平坦化处理，以及氢气回火以修复于切割过程中的晶格损坏。
相较于公知技术，本新型是提出一种SOI单晶芯片结构，此SOI单晶芯片结构是由一第一晶片与一第二晶片接合而成。且通过在第一晶片上蚀刻出不同深度的埋入氧化区，而让布局在第一晶片上的SOI组件能因此具有不同的组件层(硅层)深(厚)度，以适应不同SOI组件特性的需求。此外，本新型的SOI单晶芯片结构，另外选择于第一晶片与第二晶片间是否形成一金属层以让第一晶片与第二晶片能直接(不透过导电塞的设置)电连接。如此一来，在某些具有金属层设置的实施例中，其相对应的散热效能就较其它未设置金属层者来得优越。
以上所述，仅为本实用新型的较佳实施例，凡依本实用新型内容所做的均等修饰与变化，皆应属本实用新型的涵盖范围。
权利要求1.一种硅绝缘体单晶芯片结构，其特征在于它包含有一第一硅层，其上布局至少一硅绝缘体组件；至少设置一具有一预定深度的埋入氧化区在该第一硅层中的一预定位置上，使得该第一硅层具有两种不同的硅材厚度，该埋入氧化区包含氧化硅材料；一第二硅层位于该第一硅层以及该埋入氧化区之下；以及一绝缘层位于该第一硅层与该第二硅层之间。
2.如权利要求1所述的硅绝缘体单晶芯片结构，其特征在于所述的氧化硅材料是完全填满该埋入氧化区。
3.如权利要求1所述的硅绝缘体单晶芯片结构，其特征在于所述的氧化硅材料是部分填入该埋入氧化区。
4.如权利要求3所述的硅绝缘体单晶芯片结构，其特征在于其另外包含有一金属层填入该埋入氧化区内的氧化硅材料下部。
5.如权利要求3所述的硅绝缘体单晶芯片结构，其特征在于所述的金属层为一单一金属层或是由一复合金属层系统所组成。
6.如权利要求3所述的硅绝缘体单晶芯片结构，其特征在于还另外包含有一真空区形成于填入该埋入氧化区的氧化硅材料与该第二硅层之间。
7.如权利要求1所述的硅绝缘体单晶芯片结构，其特征在于所述的绝缘层为一热氧化层。
8.如权利要求1所述的硅绝缘体单晶芯片结构，其特征在于所述的氧化硅材料为一非晶氧化硅材料。
9.如权利要求8所述的硅绝缘体单晶芯片结构，其特征在于所述的非晶氧化硅材料为一旋施玻璃。
10.如权利要求9所述的硅绝缘体单晶芯片结构，其特征在于部分的旋施玻璃是位于该第一硅层与该第二硅层之间。
11.如权利要求1所述的硅绝缘体单晶芯片结构，其特征在于还另外包含有一旋施玻璃层形成于该第一硅层与该第二硅层之间，接合该第一硅层与该第二硅层晶片。
12.如权利要求1所述的硅绝缘体单晶芯片结构，其特征在于所述的绝缘层是位于该埋入氧化区外的氧化硅材料。
专利摘要本实用新型涉及一种硅绝缘体单晶芯片结构，包含有一第一硅层作为组件层，用来布局至少一硅绝缘体组件；至少一具有一预定深度的埋入氧化区开设于第一硅层的一预定位置上，使得第一硅层具有两种不同的硅材厚度，而埋入氧化区是用来填入一氧化硅材料；以及一第二硅层位于第一硅层之下；一绝缘层位于该第一硅层与该第二硅层之间。
文档编号H01L21/84GK2613044SQ0324654
公开日2004年4月21日 申请日期2003年4月29日 优先权日2003年4月29日
发明者钱家錡 申请人:威盛电子股份有限公司