专利名称：半导体装置的制作方法
技术领域：
本发明一般涉及一种半导体装置，特别是涉及一种具有多层配线结构的半导体装置。
背景技术：
以往，通过使半导体装置微细化，来实现按照比例规则的运转速度的高速化。另一方面，在最近的高密度半导体集成电路装置中，在各个半导体装置间进行配线一般使用多层配线结构，但是在这样的多层配线结构中，在半导体装置非常微细化的情况下，多层配线结构中的配线图形很接近，从而产生由配线图形间的寄生电容引起的配线延迟的问题。这种寄生电容与配线图形间的距离成反比，与配线图形间的绝缘膜的介电常数成正比。
在使用以往一直被使用的CVD-SiO2膜或向CVD-SiO2膜中添加了氟的SiOF膜来作为配线间的绝缘膜时，介电常数为3.3～4.0左右，需要进一步降低绝缘膜的介电常数。
因此，作为介电常数较低的绝缘膜，一直讨论着例如使用通过旋涂法形成的、能够使介电常数为2.3～2.5左右的有机绝缘膜来作为半导体装置的配线间的绝缘膜、即层间绝缘膜的情况。
图1是表示将有机绝缘膜用于层间绝缘膜的半导体100的构成的剖面图。
参照图1，半导体装置100包含有栅绝缘膜104A，其形成在Si基板1上的通过元件分离绝缘膜102而被分离的元件区域上；栅电极104，其形成在该栅绝缘膜104A上；扩散层105A、105B，其形成在该栅电极104的两侧。
上述栅电极104，其侧壁面由侧壁绝缘膜103A、103B覆盖，进而在上述Si基板101上，以覆盖上述栅电极104以及侧壁绝缘膜103A、103B的方式形成有例如由PSG膜(磷玻璃膜)构成的插件间绝缘膜106，再在该插件间绝缘膜106上形成保护膜107。
在上述插件间绝缘膜106以及上述保护膜107上形成有通到上述扩散层105B的接触孔，在该接触孔的内壁上形成有阻挡膜108，进而，在形成了上述阻挡膜108的接触孔中，埋入例如由W(钨)构成的接触插件109。成为上述接触插件109经由上述阻挡膜108与上述扩散层105B电连接的结构。
在上述保护膜107上，形成有例如由有机绝缘膜构成的配线间绝缘膜110，在该配线间绝缘膜110上形成有盖膜111。
在该配线间绝缘膜110以及上述盖膜111上，通过蚀刻形成有配线槽，在该配线槽中形成有Cu配线112和包围该Cu配线112的阻挡膜112a，上述Cu配线112经由上述阻挡膜112a与上述接触插件109电连接。
在上述盖膜111以及上述Cu配线112上形成有保护膜113，在该保护膜113上形成有例如由有机绝缘膜构成的插件间绝缘膜114，进一步在该插件间绝缘膜114上形成有保护膜115。
上述保护膜113、插件间绝缘膜114以及保护膜115上，通过蚀刻形成有通孔，在该通孔中形成有Cu插件118和包围该Cu插件118的阻挡膜118a，上述Cu插件118通过上述阻挡膜118a与上述Cu配线112电连接。
在上述保护膜115上形成有例如由有机绝缘膜构成的配线间绝缘膜116，在该配线间绝缘膜116上形成有盖膜117。
在该配线间绝缘膜116以及上述盖膜117上，通过蚀刻形成有配线槽，在该配线槽中形成有Cu配线119和包围该Cu配线119的阻挡膜119a，上述Cu配线119和上述Cu插件118相连接。
这样，在上述Cu配线112之上形成例如由上述保护膜113、插件间绝缘膜114、保护膜115、配线间绝缘膜116、盖膜117、Cu插件118、Cu配线119、阻挡膜118a、以及阻挡膜119a构成的配线结构120。
这样，在半导体装置100中，由于配线间绝缘膜和插件间绝缘膜使用了低介电常数的有机绝缘膜，所以能够使半导体装置高速运转。
专利文献1JP特开平2003-31566号公报；专利文献2JP特开平2002-124513号公报。
但是，在近年来的要求高性能化的半导体装置中，由于进一步要求高速度下的运转，所以对配线延迟的要求变得严格，需要进一步降低用于层间绝缘膜的有机绝缘膜的介电常数。
例如，作为能够这样进一步降低介电常数的层间绝缘膜的材料，有多孔质绝缘膜。所谓多孔质绝缘膜，是通过在膜中形成多个空穴来降低膜的介电常数的绝缘膜。
但是，例如在图1的半导体装置100的结构中，在将有机绝缘膜变更成多孔质绝缘膜时，产生了以下这样的问题。
多孔质绝缘膜由于在膜中存在多个空穴，所以其机械强度差。因此，存在上述多孔质绝缘膜产生裂纹，而使该多孔质绝缘膜破损的情况。另外，产生了多孔质绝缘膜从形成上述多孔质绝缘膜的周围的膜上剥离的问题。
发明的公开在本发明中，其目的在于提供一种解决了上述问题的新的半导体装置。
本发明的具体的课题是提供一种半导体装置，其防止半导体装置的层间绝缘膜的破损或剥离等，运转速度高并且结构稳定。
在本发明中，为了解决上述课题，使用了这样一种半导体装置，其特征在于，具有基板；第一配线结构，其具有第一绝缘层和形成在该第一绝缘层内的第一配线层，并且形成在上述基板上；第二配线结构，其具有包含由绝缘膜构成的缓冲层的第二绝缘层、和形成在该第二绝缘层内的第二配线层，并且形成在上述第一配线结构上；第三配线结构，其具有第三绝缘层和形成在该第三绝缘层内的第三配线层，并且形成在上述第二配线结构上，上述缓冲层的断裂韧性值比上述第一绝缘层以及上述第三绝缘层的断裂韧性值大。
根据本发明，在具有多层配线结构的半导体装置中，通过将使用了断裂韧性值大的绝缘膜的配线结构，形成在多层配线结构中，而通过断裂韧性值大的绝缘膜来缓和施加在半导体装置上的应力的影响，能够防止层间绝缘膜的破损或剥离，形成稳定的多层配线结构。
在本发明中，为了解决上述课题，使用了这样一种半导体装置，其特征在于，具有基板；第一配线结构，其具有第一绝缘层和形成在该第一绝缘层内的第一Cu配线层，并且形成在上述基板上；第二配线结构，其具有包含由绝缘膜构成的缓冲层的第二绝缘层和形成在该第二绝缘层中的第二Cu配线层，并且形成在上述第一配线结构上，上述缓冲层的断裂韧性值比上述第一绝缘层的断裂韧性值大。
根据本发明，在具有使用了Cu配线的多层配线结构的半导体装置中，通过将使用了断裂韧性值大的绝缘膜的配线结构，形成在多层配线结构中，通过断裂韧性值大的绝缘膜来缓和施加在半导体装置上的应力的影响，从而能够防止层间绝缘膜的破损或剥离，形成稳定的多层配线结构。
附图的简单说明图1是表示以往的具有多层配线结构的半导体装置的构成的剖面图。
图2是表示本发明第一实施例的具有多层配线结构的半导体装置的构成的剖面图。
图3是表示图2的半导体装置的配线结构的配线间距的局部放大图。
图4是图2的半导体装置的变形图(之1)。
图5是图2的半导体装置的变形图(之2)。
图6是图2的半导体装置的变形图(之3)。
图7A～图7P是表示图2的半导体装置的制造方法的图。
图8A～图8P是表示图6的半导体装置的制造方法的图。
实施发明的最佳方式下面，关于本发明的实施方式，基于附图进行说明。
图2是表示半导体装置200的构成的剖面图，该半导体装置200将低介电常数的、例如多孔质绝缘膜用于层间绝缘膜来减小配线延迟的影响，从而能够提高运转速度。
在本实施例中，通过在配线间绝缘膜以及含有穿透插件间的绝缘膜的层间绝缘膜中使用例如多孔质绝缘膜，从而降低该层间绝缘膜的介电常数，降低配线间的寄生电容，通过减小配线延迟的影响，从而使半导体装置能够以高速运转。
参照图2，半导体装置200包含有栅绝缘膜4A，其形成在Si基板1上的由元件分离绝缘膜2分离的元件区域上；栅电极4，其形成在该栅绝缘膜4A上；以及扩散层5A、5B，其形成在该栅电极4的两侧。
上述栅电极4，其侧壁面由侧壁绝缘膜3A、3B覆盖，进而在上述Si基板1上，以覆盖上述栅电极4以及侧壁绝缘膜3A、3B的方式形成有由例如PSG膜(磷玻璃膜)构成的插件间绝缘膜6，再在该插件间绝缘膜6上形成有保护膜7。
在上述插件间绝缘膜6以及上述保护膜7上，形成有通到上述扩散层5B的接触孔，在该接触孔的内壁形成有阻挡膜8，还在形成了上述阻挡膜8的该接触孔中，埋入例如由W(钨)构成的接触插件9。成为上述接触插件9通过上述阻挡膜8与上述扩散层5B电连接的结构。
在上述保护膜7上，形成有例如由多孔质绝缘膜构成的低介电常数的配线间绝缘膜10，在该配线间绝缘膜10上形成有盖膜11。
在上述配线间绝缘膜10以及上述盖膜11上，通过蚀刻形成有配线槽，在该配线槽中形成有Cu配线12和包围该Cu配线12的阻挡膜12a，上述Cu配线12通过上述阻挡膜12a与上述接触插件9电连接。
在上述盖膜11以及上述Cu配线12上形成有保护膜13，在该保护膜13上，形成有例如由多孔质绝缘膜构成的低介电常数的插件间绝缘膜14，还在该插件间绝缘膜14上形成有保护膜15。
在上述保护膜13、插件间绝缘膜14以及保护膜15上，通过蚀刻形成通孔，在该通孔中形成有Cu插件18和包围该Cu插件18的阻挡膜18a，上述Cu插件18通过上述阻挡膜18a与上述Cu配线12电连接。
在上述保护膜15上，形成有例如由多孔质绝缘膜构成的低介电常数的配线间绝缘膜16，在该配线间绝缘膜16上形成有盖膜17。
在该配线间绝缘膜16以及上述盖膜17上通过蚀刻形成有配线槽，在该配线槽中形成有Cu配线19和包围该Cu配线19的阻挡膜19a，上述Cu配线19和上述Cu插件18相连接。另外，Cu配线19和Cu插件18，例如像在图7中后面详述的那样，是通过同时形成Cu配线和Cu插件的、所谓的双金属镶嵌法而形成的，但是如图6以及图8中后面详述的那样，也可以通过单金属镶嵌法形成。
这样，在上述Cu配线12之上形成有例如由上述保护膜13、插件间绝缘膜14、保护膜15、配线间绝缘膜16、盖膜17、Cu插件18、Cu配线19、阻挡膜18a、以及阻挡膜19a构成的配线结构20。例如，在图2所示的半导体装置200的情况下，在上述Cu配线12上形成有4层该配线结构20，和上述Cu配线12加在一起，形成5层的Cu配线。
另外，形成为多层的配线结构20中，在最上部、即最远离上述Si基板1的一侧的配线结构20上，设有和上述配线结构20同样形成的配线结构30。
但是，在本实施例所示的上述配线结构30的情况下，在由Cu配线和Cu插件构成的配线层的层间绝缘膜中，使用比上述配线结构20的层间绝缘膜断裂韧性值大的绝缘膜。因此，例如在对半导体装置200施加应力时，断裂韧性大的层间绝缘膜成为缓冲层，起到缓和该应力的影响的效果。
上述配线结构30的构成如下。首先在上述盖膜17以及上述Cu配线19上形成有保护膜31，在该保护膜31上形成有例如由断裂韧性值大的有机绝缘膜构成的插件间绝缘膜32，进而在该插件间绝缘膜32上形成有保护膜33。
在上述保护膜33、插件间绝缘膜32以及保护膜33上，通过蚀刻形成通孔，在该通孔中形成有Cu插件36和包围该Cu插件36的阻挡膜36a，上述Cu插件36经由上述阻挡膜36a与上述Cu配线19电连接。
在上述保护膜33上形成有例如由断裂韧性值大的有机绝缘膜构成的配线间绝缘膜34，在该配线间绝缘膜34上形成有盖膜35。
在上述配线间绝缘膜34以及上述盖膜35上，通过蚀刻形成配线槽，在该配线槽中形成有Cu配线37和包围该Cu配线37的阻挡膜37a，上述Cu配线37和上述Cu插件36相连接。另外，Cu配线37和Cu插件36例如在图7中后面详述的那样，是通过同时形成Cu配线和Cu插件的、所谓的双金属镶嵌法形成的，但是如图6以及图8中后面详述的那样，也可以通过单金属镶嵌法形成。
这样，在上述配线结构20上形成例如由上述保护膜31、插件间绝缘膜32、保护膜33、配线间绝缘膜34、盖膜35、Cu插件36、Cu配线37、阻挡膜36a、以及阻挡膜37a构成的配线结构30。
通过在上述配线结构30中使用比上述配线结构20断裂韧性值大的绝缘膜，例如在对半导体装置200施加应力时，虽然例如上述插件间绝缘膜32、或者配线间绝缘膜34因该应力而发生变形，但是由于其断裂韧性值大而不会断裂，从而成为应力的缓冲层，起到缓和该应力的效果。
因此，起到防止例如上述配线结构20的层间绝缘膜、即上述插件间绝缘膜14、配线间绝缘层16、或者插件间绝缘膜10等因该应力而断裂的效果。
另外，可以防止因上述应力，例如上述插件间绝缘膜14、配线间绝缘膜16、或者插件间绝缘膜10等被剥离，能够形成稳定的结构的半导体装置。
以往，低介电常数绝缘膜的机械强度小的情况较多，例如，多孔质绝缘膜因为在膜中具有多个空穴部，所以特别是机械强度较小，存在因被施加应力而容易破损的问题。
例如，在形成半导体装置的工序中，在施加应力的CMP(化学机械研磨)工序或热处理工序中的热收缩等的负载下，机械强度小的多孔质绝缘膜具有容易破损的倾向。特别是在半导体装置中形成衬垫，由于通过金属线焊接而连接金属线时的应力而使多孔质绝缘膜破损，成为在半导体装置的制造工序上严重的问题。
可是在要求高速化的半导体装置的情况下，因为需要抑制配线延迟的影响，所以需要使配线间的寄生电容变小，因此，为了使层间绝缘膜的介电常数变小，使用在膜中具有多个空穴部的多孔质绝缘膜的技术是实用的技术。
因此，在本实施例中，能够有效地防止机械强度小而容易破损的低介电常数绝缘膜、例如多孔质绝缘膜的破损或剥离，能够形成使用了配线延迟少的低介电常数绝缘膜的半导体装置。
另外，在使用有机绝缘膜来形成上述插件间绝缘膜32、配线间绝缘膜34时，有机绝缘膜比多孔质绝缘膜介电常数高，但是跟以往使用的SiOC膜和SiO2膜相比介电常数低，所以起到将配线间的寄生电容抑制得较小的效果。
上述配线结构30的情况下，与上述配线结构20的上述Cu配线19的宽度W20相比，上述Cu配线37的宽度W30较大，和省略图示的相邻的Cu配线37的距离也比上述配线结构20的情况大。因此，在上述配线结构30中，通过在层间绝缘膜中使用有机绝缘膜，能够达到在上述配线结构30中需要的层间绝缘膜的介电常数。
在上述配线结构30上，例如形成有两层全局配线结构40。全局配线结构40形成有例如保护膜41；形成于该保护膜41上的、由SiO2构成的层间绝缘膜42；以及形成在该层间绝缘膜中的Cu配线44以及阻挡膜44a。此外，在全局配线结构40中，穿透插件部分省略了图示。
另外，在全局配线结构40中，配线宽度W40相比于上述配线结构30较大，另外，相邻的配线的间隔相比于上述配线结构30较大。
在形成两层的全局配线结构40上，隔着保护膜51形成有由SiO2构成的盖膜52，进而在该盖膜52上形成有例如由Al构成的衬垫部53。通过金属线焊接工序，将焊接金属线连接在上述衬垫部53上。在金属线焊接工序中，虽然对半导体装置200施加了应力，但是在本实施例的情况下，由于形成了具有断裂韧性值大的绝缘膜的配线结构，所以能够缓和应力的影响，使由低介电常数的多孔质绝缘膜构成的层间绝缘膜不会断裂。
这样，在半导体装置200中，由于能够在配线间绝缘膜和插件间绝缘膜中使用低介电常数的多孔质绝缘膜，所以能够使配线间的寄生电容变小，从而能够减小配线延迟的影响，将半导体装置与以往的进行比较，可以使其以高速运转。
另外，在本实施例中，作为在上述配线间绝缘膜10、上述插件间绝缘膜14、以及上述配线间绝缘膜16中使用的多孔质绝缘膜，使用了多孔质硅膜，形成介电常数为2.0～2.5的低介电常数层间绝缘膜。
另外，作为多孔质绝缘膜，例如除了多孔质硅膜之外，还可以使用多孔质SiO2膜、多孔质有机膜中的任意一种，起到和使用了本实施例中记载的多孔质硅膜同样的效果。
另外，也可以使以往一直使用的膜为多孔质来使用，例如，通过使例如SiOC膜、SiOF膜为多孔质等、使各种绝缘膜为多孔质，就可以作为低介电常数绝缘膜而用于层间绝缘膜。
另外，本实施例中，在上述配线结构30的层间绝缘膜、即上述插件间绝缘膜32或者上述配线间绝缘膜34中使用的有机绝缘膜中，使用由烯丙醚构成的绝缘膜。烯丙醚的断裂韧性值为20～30，与用于配线结构20的多孔质硅膜的断裂韧性值或用于上述全局配线结构40的SiO2膜的断裂韧性值5～10相比，显示较大的值，因此作为应力的缓冲层而起到效果。
另外，作为应力的缓冲层而使用的有机绝缘膜，除了烯丙醚之外，还可以使用例如苯并环丁烯，起到和使用烯丙醚时同样的效果。
另外，图3是表示上述配线结构20、配线结构30以及全局配线结构40的配线部的配线间距的图。其中在图中，对先前说明过的部分标有相同的附图标记，而省略说明。
参照图3，上述配线结构20的上述配线宽度W20比上述配线结构30的上述配线宽度W30小。同样，上述配线结构20的上述Cu配线部19的配线间距P20比上述配线结构30的上述Cu配线部37的配线间距P30小。
这样，下层配线例如像上述配线结构20那样，在配线宽度较小、和相邻的配线的间隔较小的配线结构中，为了使寄生电容变小，在层间绝缘膜中使用比有机绝缘膜介电常数还低的绝缘膜，例如多孔质绝缘膜，有利于提高半导体装置的运转速度。
另一方面，上述全局配线结构40的上述配线宽度W40比上述配线结构30的上述配线宽度W30大。同样，上述全局配线结构40的上述Cu配线部44的配线间距P40比上述配线结构30的上述Cu配线部37的配线间距P30大。
这样，在半导体装置的上层配线、例如上述全局配线结构40中，配线的间隔较大，在配线结构中，层间绝缘膜所占的比例较大。因此，在全局配线结构的层间绝缘膜中，使用断裂韧性值大、但机械强度小的有机绝缘膜，会因全局配线结构的机械强度成为问题而困难。因此，在全局配线结构的层间绝缘膜中，优选使用机械强度大的SiO2膜、或者SiOC膜。
另外，例如在上述全局配线结构40等的上层配线中，因为配线的电阻值不像下层配线那样对配线延迟有较大的影响，所以，例如上述Cu配线44可以换成Al配线。
下面，关于图2所示的半导体装置200的变形例，在图3中表示。其中，图中对先前说明的部分标有相同的附图标记，而省略说明。
参照图3，作为半导体装置200的变形例的半导体装置200A形成两层含有应力的缓冲层的上述配线结构30。
这样，应力的缓冲层、例如含有有机绝缘膜的配线结构并不限定于1层，而是能够在半导体装置中形成多个含有应力缓冲层的配线结构。本实施例的情况也能够得到和第一实施例记载的情况同样的效果，与第一实施例的情况相比，缓和应力的效果更显著。
但是，如在第一实施例的说明中描述的那样，在半导体装置的上层配线、例如全局配线结构中，由于配线的间隔大、层间绝缘膜所占的比例大，所以优选使用机械强度大的SiO2膜、或者SiOC膜。
另外，如上述配线结构20那样，在下层配线、例如配线宽度小、和相邻的配线的间隔小的配线层中，为了使寄生电容变小，在层间绝缘膜中使用比有机绝缘膜介电常数还低的绝缘膜，例如使用多孔质绝缘膜，有利于提高半导体装置的运转速度。
下面，关于图2所示的半导体装置200的另一个变形例，在图4中表示。其中，图中对先前说明的部分标有相同的附图标记，而省略说明。
参照图4，在作为半导体装置200的另一个变形例的半导体装置200B中，上述配线结构30变更为配线结构30b。在上述配线结构30b中，由上述配线结构30的有机绝缘膜构成的上述插件间绝缘膜32，变更为由SiOC膜构成的插件间绝缘膜32b。
因此，在对半导体装置200B施加了应力时，上述配线间绝缘膜34具有缓和应力的缓冲层的作用，本实施例的情况也起到和第一实施例的情况相同的效果。
进一步，在本实施例中，因为上述插件间绝缘膜32b由比上述有机绝缘膜机械强度大、即硬度大的SiOC膜形成，所以在对半导体装置200B施加应力时，能够减小对由低介电常数绝缘膜、即多孔质绝缘膜构成的上述配线间绝缘膜10、上述插件间绝缘膜14、以及上述配线间绝缘膜16施加的应力。
因此，和通过上述配线间绝缘34起到的缓和应力的效果加在一起，进一步加大了防止由低介电常数绝缘膜、即多孔质绝缘膜构成的上述配线间绝缘膜10、上述插件间绝缘膜14、以及上述配线间绝缘膜16的破损的效果、或者防止剥离的效果。
另外，在上述插件间绝缘膜32b可以使用SiO2膜，能够获得和使用SiOC膜同样的效果。
另外，可以由SiO2膜或者SiOC膜形成上述配线间绝缘膜34，构成使插件间绝缘膜为有机绝缘膜的结构。
下面，关于图2所示的半导体装置200的另一个变形例，在图6中表示。其中，图中对先前说明的部分标有相同的附图标记，而省略说明。
参照图6，在半导体装置200的另一个变形例、即半导体装置200C中，通过单金属镶嵌法形成Cu配线。因此，成为Cu配线和Cu插件通过阻挡膜电连接的结构。
例如，上述保护膜13、插件间绝缘膜14以及保护膜15上，通过蚀刻形成通孔，在该通孔中形成有Cu插件18c和包围该Cu插件18c的阻挡膜18ac，上述Cu插件18c通过上述阻挡膜18ac与上述Cu配线12电连接。
在上述配线间绝缘膜16以及上述盖膜17上，通过蚀刻形成配线槽，在该配线槽中形成Cu配线19c和包围该Cu配线19c的阻挡膜19ac，成为上述Cu配线19c和上述Cu插件18c通过上述阻挡膜19ac电连接的结构。
同样，在上述保护膜33、插件间绝缘膜32以及保护膜33上，通过蚀刻形成通孔，在该通孔中形成有Cu插件36c和包围该Cu插件36c的阻挡膜36ac，上述Cu插件36c通过上述阻挡膜36ac与上述Cu配线19c电连接。
在上述配线间绝缘膜34以及上述盖膜35上，通过蚀刻形成配线槽，在该配线槽中形成Cu配线37c和包围该Cu配线37c的阻挡膜37ac，成为上述Cu配线37c经由上述阻挡膜37ac和上述Cu插件36c电连接的结构。
关于这种通过单金属镶嵌法构成的配线结构的形成方法，在以后的图8中描述。
下面，关于图2所示的上述半导体装置200的制造方法进行说明。
图7A～图7P是示意性表示形成图2所示的半导体装置200的方法的图。其中，图中对先前说明的部分标有相同的附图标记，而省略说明。
首先，在图7A所示的工序中，在由Si构成的基板1上，在用元件间分离膜2分离而形成的元件区域中，具有扩散层5A和扩散层5B、侧壁绝缘膜3A、3B，形成设在栅绝缘膜4A上的栅电极4。
接着，在图7B所示的工序中，在上述Si基板1上，使基板1的温度为600℃，以覆盖上述栅电极4以及侧壁绝缘膜3A、3B的方式，形成1.5μm的例如由PSG膜(磷玻璃膜)构成的插件间绝缘膜6之后，通过CMP工序进行平坦化。
在被平坦化的上述插件间绝缘膜6上，形成由SiC膜(ESL3、注册商标、Novellus公司)构成的上述保护膜7，进一步在该保护膜7上形成将抗蚀剂图案化了的掩模，通过干式蚀刻，形成电极取出用的接触孔。在该接触孔中通过溅射法形成由TiN构成的阻挡膜8之后，通过例如混合WF6和氢而进行还原，由此将由W构成的接触插件9埋入，再通过CMP进行研磨和平坦化，成为图7B所示的状态。
接着，在图7C所示的工序中，在被平坦化的上述保护膜7以及接触插件9上，形成150nm的由多孔质绝缘膜、例如介电常数为2.3的多孔质硅膜(NCS，注册商标、“触媒化成”制造)构成的上述配线间绝缘膜10，在该配线间绝缘膜10上层叠100nm的由SiO2膜构成的上述盖膜11。
接着，在图7D所示的工序中，将实施了形成在上述盖膜11上的配线图形的抗蚀层作为掩模，例如通过等离子的干式蚀刻来加工配线槽10A。
接着，在图7E所示的工序中，在上述配线槽10A中，通过溅射法形成30nm的作为Cu向上述多孔质绝缘膜10的扩散阻挡而起作用的、由TaN构成的阻挡膜12a、和30nm的电镀时作为电极而起作用的Cu种子层12b。
进而，在图7F所示的工序中，通过电镀将Cu埋入到上述配线槽中之后，通过CMP，除去被埋入到配线槽中的Cu以外的Cu和阻挡膜，形成图7F所示的状态的Cu配线12。
另外，从图7F的状态来看，作为形成上述Cu插件部18以及Cu配线部19、或者Cu插件部36以及Cu配线部37等的方法，有同时形成Cu插件部和Cu配线部的双金属镶嵌法、和分别形成Cu插件部和Cu配线部的单金属镶嵌法，使用哪种方法都可以。
首先，在图7G～图7P中，针对使用了双金属镶嵌法的情况进行说明。
在图7G所示的工序中，从图7F的状态来看，通过等离子CVD法形成由SiC膜(ESL3、注册商标、Novellus公司)构成的、以防止Cu扩散为目的的、50nm的上述保护膜13，在该保护膜13上形成170nm的由和上述配线间绝缘层10相同的上述多孔质硅膜构成的插件间绝缘膜14。
接着，在上述插件间绝缘膜14上，形成了50nm的作为形成配线槽时的蚀刻停止膜来使用的上述保护膜15之后，在该保护膜15上，形成150nm的由和上述插件间绝缘膜14相同的上述多孔质硅膜构成的上述配线间绝缘膜16，在该配线间绝缘膜16上形成100nm的由SiO2膜构成的上述盖膜17。另外，此时，也可以为省略了蚀刻停止膜、即上述保护膜15的结构。
接着，在图7H所示的工序中，在上述盖膜17上，通过抗蚀剂形成通孔图形，将该抗蚀剂作为掩模，例如通过等离子的干式蚀刻，形成通孔14A。另外，此时，因为上述盖膜17、上述配线间绝缘膜16、上述保护膜15、上述插件间绝缘膜14以及上述保护膜13，膜的组成各自不同，所以，在蚀刻时，变更用于蚀刻的气体或者气体比来进行干式蚀刻，按照上述盖膜17、上述配线间绝缘膜16、上述保护膜15、上述插件间绝缘膜14以及上述保护膜13的顺序进行加工。
接着，在图7I所示的工序中，将施以Cu配线的图形形状的抗蚀剂作为掩模，通过使用了等离子的干式蚀刻，形成配线槽16A。
接着，在图7J所示的工序中，在上述通孔14A以及上述配线槽16A的内壁，作为阻挡扩散而分别形成30nm的防止Cu扩散的、由TaN构成的阻挡膜18a以及19a。进一步在该阻挡膜18a以及19a上，通过溅射法形成30nm的在Cu的电镀时作为电极而起作用的Cu的种子层18b以及19b。
接着，在图7K所示的工序中，通过电镀法，将Cu埋入通孔和配线槽中，再通过CMP法，除去配线图形部以外的Cu和阻挡膜，形成上述Cu配线19、上述Cu插件18，从而形成配线槽20。这样，通过反复进行图7G～图7K所示的工序，形成将配线结构20构成为多层的结构。上述半导体装置200的情况下，通过反复进行4次图7G～图7K的工序，和在图7C～图7F中形成的配线结构加在一起，形成5层配线。
下面，针对在上述配线结构20上层叠上述配线结构30的情况，基于图7L～图7P进行说明。
在图7L所示的工序中，在上述配线结构20的上述盖膜17以及上述Cu配线19上，形成50nm的例如由SiN膜构成的、以防止Cu扩散为目的的上述保护膜31，在该保护膜31上，形成由作为断裂韧性值大的膜的有机绝缘膜、例如断裂韧性值为25的、烯丙醚(SiLK-J350、注册商标、ダゥ·ケミカル公司)构成的上述插件间绝缘膜32。
接着，在上述插件间绝缘膜32上，形成了50nm的作为形成配线槽时的蚀刻停止膜而使用的上述保护膜33之后，在该保护膜33上，形成由和上述插件间绝缘膜32相同的上述有机绝缘膜构成的上述配线间绝缘膜34，在该配线间绝缘膜34上形成100nm的由SiO2膜构成的上述盖膜35。另外，此时，例如使上述插件间绝缘膜32和上述配线间绝缘膜34合计膜厚为450nm，也能够构成蚀刻停止膜、即上述保护膜33省略了的结构。
接着，在图7M所示的工序中，在上述盖膜35上，通过抗蚀剂形成通孔图形，将该抗蚀剂作为掩模，例如通过等离子的干式蚀刻，形成通孔32A。
接着，在图7N所示的工序中，将施以Cu配线的图形形状的抗蚀剂作为掩模，通过使用了等离子的干式蚀刻，形成配线槽34A。
接着，在图7O所示的工序中，在上述通孔32A以及上述配线槽34A的内壁，作为阻挡扩散而分别形成30nm的防止Cu扩散的、由TaN构成的阻挡膜36a以及37a。再在该阻挡膜36a以及37a上，通过溅射形成30nm的在Cu的电镀时作为电极而起作用的Cu的种子层36b以及37b。
接着，在图7P所示的工序中，通过电镀法，将Cu埋入通孔和配线槽中，再通过CMP法，除去配线图形部以外的Cu和阻挡膜，形成上述Cu配线36、上述Cu插件37，从而形成配线结构30。
进而，在上述配线结构30上，以SiO2作为层间绝缘膜来形成上述全局配线结构40，在该全局配线结构40上，形成了保护膜51、由SiO2膜构成的盖膜52之后，形成由Al构成的衬垫53，从而形成半导体装置200。
对这样形成的半导体装置200反复进行5次400℃、30分钟的热处理的试验时，在配线结构上观察不到裂纹或剥离。
为了比较，用和上述半导体装置200相同的结构，将上述配线结构200的上述插件间绝缘膜32以及上述配线间绝缘膜34，变更为分别和上述插件间绝缘膜14以及上述配线间绝缘膜16相同的材料、即多孔质硅膜，同样反复进行5次400℃、30分钟的热处理的试验时，确认了在多孔质硅膜中产生裂纹，或者在上述插件间绝缘膜14和上述保护膜13之间产生剥离的现象。
下面，表示形成图5所示的半导体装置200B的情况。在形成上述半导体装置200B时，和形成上述半导体装置200的情况相同，在图7L所示的工序中，将由上述有机绝缘膜构成的上述插件间绝缘膜32变更成由SiOC膜(例如CORALPORA、注册商标、Novellus公司)构成的插件间绝缘膜32b，可以对应于上述插件间绝缘膜32b的材料，来变更在图7M所示的工序中蚀刻通孔的气体。因此，例如上述半导体装置200B的情况下，通过反复进行两次图7L～图7P所示的工序，就能够形成两层上述配线结构30c。
后面的工序和半导体装置200的情况相同。
对这样形成的半导体装置200B反复进行5次400℃、30分钟的热处理的试验时，在配线结构上观察不到裂纹或剥离。
另外，图7G～图7P所示的双金属镶嵌工序，也能够通过下面图8A～图8P所示的单金属镶嵌工序形成，在通过单金属镶嵌法形成时，可以形成例如图6所示的半导体装置200C，起到和使用双金属镶嵌法的情况相同的效果。因此，下面基于
使用单金属镶嵌法形成上述半导体装置200C的方法。其中，图中对先前说明的部分标有相同的附图标记，而省略说明。
图7A～图7F所示的上述半导体装置200的工序，上述半导体装置200C的情况下也是相同。接着，在图8A所示的工序中，例如通过等离子CVD法形成50nm的由SiC膜(ESL3、注册商标、Novellus公司)构成的、以防止Cu扩散为目的的上述保护膜13，在该保护膜13上形成170nm的由和上述配线间绝缘层10相同的上述多孔质硅膜14构成的插件间绝缘膜14，在该插件间绝缘膜14上形成50nm的上述保护膜15。
接着，在图8B所示的工序中，在上述保护膜15上，通过抗蚀剂形成通孔图形，将该抗蚀剂作为掩模，例如通过等离子的干式蚀刻，形成通孔14A。
接着，在图8C所示的工序中，在上述通孔14A的内壁，作为阻挡扩散而形成30nm的防止Cu扩散的、由TaN构成的阻挡膜18ac。再在该阻挡膜18ac上，通过溅射形成30nm的在Cu的电镀时作为电极而起作用的Cu的种子层18bc。
接着，在图8D所示的工序中，通过电镀法将Cu埋入到上述通孔中，进而通过CMP，除去通孔部以外的Cu和阻挡膜，形成上述Cu插件18c。
接着，在图8E所示的工序中，在上述保护膜15、上述Cu插件18c上，形成150nm的由和上述插件间绝缘膜14相同的上述多孔质硅膜构成的上述配线间绝缘膜16，在该配线间绝缘膜上形成100nm的由SiO2膜构成的上述盖膜17。
接着，在图8F所示的工序中，将施以Cu配线的图形形状的抗蚀剂作为掩模，通过使用了等离子的干式蚀刻，形成配线槽16A。
接着，在图8G所示的工序中，在上述配线槽16A的内壁，作为阻挡扩散而形成30nm的防止Cu扩散的、由TaN构成的阻挡膜19ac。再在该阻挡膜19ac上，通过溅射形成30nm的在Cu的电镀时作为电极而起作用的Cu的种子层19bc。
接着，在图8H所示的工序中，通过电镀法，将Cu埋入到配线槽中，进而通过CMP除去配线部以外的Cu和阻挡膜，形成上述Cu配线19c，从而形成配线结构20c。这样，通过反复进行图8A～图8H所示的工序，形成将配线结构20c构成为多层的结构。上述半导体装置200C的情况下，通过反复进行4次8A～图8H的工序，和在图7C～图7F形成的配线结构加在一起，形成5层配线。
下面，针对在上述配线结构20c上层叠上述配线结构30c的情况，基于图8I～图8P进行说明。
在图8I所示的工序中，在上述盖膜17以及Cu配线19c上，例如通过等离子CVD法形成50nm的由SiN膜构成的、以防止Cu扩散为目的的上述保护膜31，在该保护膜31上形成2000nm的由SiOC膜(例如CORALPORA、注册商标、Novellus公司)构成的插件间绝缘膜32b，在该插件间绝缘膜32b上，形成50nm的上述保护膜33。其中，能够构成省略上述保护膜33的结构。
接着，在图8J所示的工序中，在上述保护膜33上，由抗蚀剂形成通孔图形，将该抗蚀剂作为掩模，例如通过F等离子的干式蚀刻，形成通孔32bA。
接着，在图8K所示的工序中，在上述通孔32bA的内壁，作为阻挡扩散而形成30nm的防止Cu扩散的、由TaN构成的阻挡膜36ac。再在该阻挡膜36ac上，通过溅射形成30nm的在Cu的电镀时作为电极而起作用的Cu的种子层36bc。
接着，在图8L所示的工序中，通过电镀法将Cu埋入到通孔中，进而通过CMP，除去通孔部以外的Cu和阻挡膜，形成Cu插件36c。
接着，在图8M所示的工序中，在该保护膜33、上述Cu插件36c上，形成170nm的由断裂韧性值大的膜、即有机绝缘膜、例如烯丙醚(SiLK-J150、注册商标、ダゥ·ケミカル公司)构成的上述配线间绝缘膜34，在该配线间绝缘膜34上形成100nm的由SiO2膜构成的上述盖膜35。
接着，在图8N所示的工序中，将施以Cu配线的图形形状的抗蚀剂作为掩模，通过使用了等离子的干式蚀刻，形成配线槽34A。
接着，在图8O所示的工序中，在上述配线槽34A的内壁，作为阻挡扩散而形成30nm的防止Cu扩散的、由TaN构成的阻挡膜37ac。再在该阻挡膜37ac上，通过溅射形成30nm的在Cu的电镀时作为电极而起作用的Cu的种子层37bc。
接着，在图8P所示的工序中，通过电镀法，将Cu埋入到配线槽中，进而通过CMP除去配线部以外的Cu和阻挡膜，形成上述Cu配线37c，从而形成配线结构30c。
上述半导体装置200C的情况下，通过反复进行两次图8A～图8H的工序，上述配线结构30c形成两层配线。
后面的工序和上述半导体装置200的情况相同。
对这样形成的半导体装置200C反复进行5次400℃、30分钟的热处理的试验时，在配线结构上观察不到裂纹或剥离。
另外，例如在层间绝缘膜中使用多孔质绝缘膜的配线结构的层的数量、或者具有断裂韧性值大的应力的干涉层的配线结构的层的数量、或者上层配线层、即全局配线结构的层的数量等是任意的，可以按照需要进行各种变更。
以上，针对优选的实施例，对本发明进行了说明，但是本发明并不限于上述特定的实施例，在权利要求记载的要素内可以进行各种的变形、变更。
工业上的可利用性根据本发明，能够提供一种防止具有多层配线结构的半导体装置的、低介电常数层间绝缘膜的破损或剥离等、运转速度为高速并且结构稳定的半导体装置。
权利要求
1.一种半导体装置，其特征在于，具有基板；第一配线结构，其具有第一绝缘层和形成在该第一绝缘层内的第一配线层，并且形成在上述基板上；第二配线结构，其具有包含由绝缘膜构成的缓冲层的第二绝缘层和形成在该第二绝缘层内的第二配线层，并且形成在上述第一配线结构上；第三配线结构，其具有第三绝缘层和形成在该第三绝缘层内的第三配线层，并且形成在上述第二配线结构上；上述缓冲层的断裂韧性值比上述第一绝缘层以及上述第三绝缘层的断裂韧性值大。
2.如权利要求1所述的半导体装置，其特征在于，上述第二绝缘层含有比上述缓冲层硬度大的另外的绝缘膜。
3.如权利要求2所述的半导体装置，其特征在于，上述第二配线层由沟道配线层和通孔配线层构成，该沟道配线层形成在上述缓冲层中，该通孔配线层形成在上述另外的绝缘膜中。
4.如权利要求1所述的半导体装置，其特征在于，上述第一配线层以及上述第二配线层由Cu构成。
5.如权利要求1所述的半导体装置，其特征在于，上述第三配线层由Cu或者Al构成。
6.如权利要求1所述的半导体装置，其特征在于，上述第二配线层的配线间距比上述第一配线层的配线间距大。
7.如权利要求1所述的半导体装置，其特征在于，上述第三配线层的配线间距比上述第二配线层的配线间距大。
8.如权利要求1所述的半导体装置，其特征在于，上述缓冲层由有机绝缘膜构成。
9.如权利要求8所述的半导体装置，其特征在于，上述有机绝缘膜由烯丙醚或者苯并环丁烯的任意一种构成。
10.如权利要求1所述的半导体装置，其特征在于，上述第一绝缘层由多孔质绝缘膜构成。
11.如权利要求10所述的半导体装置，其特征在于，上述多孔质绝缘膜由多孔质硅膜、多孔质SiO2膜以及多孔质有机膜中的任意一种构成。
12.如权利要求2所述的半导体装置，其特征在于，上述另外的绝缘膜由SiO2膜或者SiOC膜的任意一种构成。
13.一种半导体装置，其特征在于，具有基板；第一配线结构，其具有第一绝缘层和形成在该第一绝缘层内的第一Cu配线层，并且形成在上述基板上；第二配线结构，其具有包含由绝缘膜构成的缓冲层的第二绝缘层和形成在该第二绝缘层中的第二Cu配线层，并且形成在上述第一配线结构上，上述缓冲层的断裂韧性值比上述第一绝缘层的断裂韧性值大。
14.如权利要求13所述的半导体装置，其特征在于，在上述第二配线结构上形成有第三配线结构，该第三配线结构具有第三绝缘层和形成在该第三绝缘层内的第三配线层。
15.如权利要求14所述的半导体装置，其特征在于，上述缓冲层的断裂韧性值比上述第三绝缘层的断裂韧性值大。
16.如权利要求13所述的半导体装置，其特征在于，上述第二绝缘层含有比上述缓冲层硬度大的另外的绝缘膜。
17.如权利要求16所述的半导体装置，其特征在于，上述第二配线层由沟道配线层和通孔配线层构成，该沟道配线层形成在上述缓冲层中，该通孔配线层形成在上述另外的绝缘膜中。
18.如权利要求14所述的半导体装置，其特征在于，上述第三配线层由Cu或者Al构成。
19.如权利要求13所述的半导体装置，其特征在于，上述第二配线层的配线间距比上述第一配线层的配线间距大。
20.如权利要求14所述的半导体装置，其特征在于，上述第三配线层的配线间距比上述第二配线层的配线间距大。
21.如权利要求13所述的半导体装置，其特征在于，上述缓冲层由有机绝缘膜构成。
22.如权利要求21所述的半导体装置，其特征在于，上述有机绝缘膜由烯丙醚或者苯并环丁烯的任意一种构成。
23.如权利要求13所述的半导体装置，其特征在于，上述第一绝缘层由多孔质绝缘膜构成。
24.如权利要求23所述的半导体装置，其特征在于，上述多孔质绝缘膜由多孔质硅膜、多孔质SiO2膜或者多孔质有机膜的任意一种构成。
25.如权利要求16所述的半导体装置，其特征在于，上述另外的绝缘膜由SiO2膜或者SiOC膜的任意一种构成。
全文摘要
本发明的目的在于在具有多层配线结构的半导体装置中实现一种防止半导体装置的层间绝缘膜的破损或剥离等、运转速度为高速且结构稳定的半导体装置。根据本发明，在具有多层配线结构的半导体装置中，通过在多层配线结构中形成使用了断裂韧性值大的绝缘膜的配线结构，由此利用断裂韧性值大的绝缘膜，来缓和施加在半导体装置上的应力的影响，防止层间绝缘膜的破损或剥离，从而能够形成稳定的多层配线结构。
文档编号H01L23/532GK1771593SQ0382644
公开日2006年5月10日 申请日期2003年8月28日 优先权日2003年8月28日
发明者福山俊一, 大和田保, 井上裕子, 杉本贤 申请人:富士通株式会社