专利名称：低型面高度包装的半导体器件的制造方法
背景技术：
本发明一般涉及半导体器件，更具体地说，涉及装在低型面高度包装中的半导体芯片。
对具有更高功能度和更小实际尺寸的电子系统有一种持续的需求。例如，连续几代个人计算机都规定利用不断减少的母板，而同时加入更多的零部件，并在较低电压但较高功耗下工作。功率要求常常是通过利用位于每个母板上几个位置处的多个局部电压调节器来满足。
多个电压调节器通常是作为开关调节器实施，所述开关调节器包括一个集成式控制电路，及为了适应高电流电平，多个并联的分开的功率开关晶体管。这种安排产生的一个问题是，在每一代情况下，多个功率开关晶体管都占据较小母板的较大部分，这样减小了可用于实施其它功能的面积。
某些以前的功率晶体管利用导线接合将它们的半导体芯片连接到包装引线上，但不把半导体芯片安装在半导体芯片连接标志上。这些器件具有不良的生产率，及最终的高成本，因为在导线接合作业期间不足以将半导体芯片固定在合适位置。如果导线接合连接时半导体芯片移动，则半导体芯片可能产生问题。
因此，需要有一种经过包装的半导体器件，所述经过包装的半导体器件具有一小的实际尺寸和高效率，以便消除上述问题。
附图简介
图1是一种半导体器件在第一制造阶段的部件分解等轴视图；图2是半导体器件和一部分装配设备在第二制造阶段的侧剖图；图3是半导体器件在完成整个作业之后的等轴视图；图4是半导体器件的底视图；及图5是包括半导体器件的一部分电气系统侧剖图。
附图详细说明在各图中，一些相同标号的元件具有同样的结构和功能度。根据正文内容，与一具体标号有关的同样元件可以在多种或一般意义上或者是在单一或特定意义上进行说明。
图1是一种半导体器件10的部件分解等轴视图，所述半导体器件10在第一制造阶段时装配在一个安装带12上。半导体器件10用一个引线框或引线框矩阵16及一个或多个半导体芯片14构成。在一个实施例中，半导体芯片14基本上是相同的半导体衬底，在所述半导体衬底上实施标准半导体晶片加工，以便生产多个功率晶体管。
安装带12包括一个标准的半导体包装装配带，所述包装装配带具有一个胶粘剂表面11，用于在装配作业期间使安装好的部件保持在合适位置。在带12中预定位置处冲孔或用别的方法形成一个孔18的阵列，上述预定位置由包装尺寸或其它因素决定。各孔18可以在安装包装部件之前用计算机控制式冲孔设备现场形成，或者以钻好孔的形式从安装带制造厂家或销售商那儿购买商品。安装带12优选的是用能承受完成包装装配所需温度的材料制成。例如，在一个实施例中，最高温度是在封装作业期间产生，在所述封装作业期间一种环氧树脂基或塑料成型化合物是在约180℃的温度下分散和固化的。在一个实施例中，安装带12用一种涂布到聚酯上的丙烯酸胶粘剂制成，并形成若干直径为约1500μm的孔18。可供选择地，安装带12可以包括硅酮和/或丙烯酸胶粘剂，所述胶粘剂具有聚酯、聚酰亚胺或聚四氟乙烯(PTFE)底衬。安装带12也可以用一种涂布到金属箔例如铝箔上的胶粘剂材料形成。
引线框矩阵16具有一个限定各个引线框区域的x-y阵列，同时包括一个引线框20，所述引线框20由沿着切割线21-24整体限定并在装配之后用来形成多个包装好的集成电路或晶体管。在图1的实施例中，引线框矩阵16这样形成图案，以便例如引线框20形成为具有引线15和17及开口19。相邻的引线框之间的区域29起一种系杆的作用，以便在装配期间相对于开口19保持引线15和17的位置。在一个实施例中，引线框矩阵16用一种轧制铜片冲压或蚀刻制成，所述轧制铜片具有一厚度是在100和500微米之间的范围内。而典型的厚度为约200微米。引线框矩阵16安装在胶粘剂表面11的一个区域27上，同时各开口19与安装带12的各区域26对准，所述各区域26一般是围绕各孔18定心。因此，将引线框矩阵16直接安装在胶粘剂表面11上，以便将各孔18露出，并可通过开口19看到。
开口19具有比半导体芯片14面积大的面积，以便能用一种标准的抓放设备(未示出)将半导体芯片14直接安装在开口19内和孔18上方的胶粘剂表面11上。开口19的尺寸是考虑到半导体芯片尺寸，抓放设备的要求及锯或其它整体工具所需的任何对准允差时选定的，以便避免在随后的整体作业期间损坏半导体芯片14。
图2是半导体器件10在一第二制造阶段之后的侧剖图，并示出安装带12已安装在一部分装配设备上，上述装配设备包括一个真空系统42。
真空泵(未示出)通过真空系统42的管道朝箭头40所指的方向抽真空，以便在各孔18处产生低压，所述低压用于固定半导体芯片14的位置和抵消在随后的导线接合期间安装带12的弹性或运动。一旦抽真空，导线接合机就将接合导线35从引线17的顶部表面43固定到半导体芯片14的顶部表面32上。类似的导线接合是从引线15连接到顶部表面32上，如图2所示和下面所述。
在导线接合之后，半导体器件10在安装带12连接的情况下，放在成型腔(未示出)的底部上，将一种成型材料49如塑料或热固性环氧树脂加入上述成型腔中。成型材料49形成为一种连续体，所述连续体封装半导体芯片14的顶部表面32、引线17的顶部表面43及引线15的顶部表面(在图2中未示出)。安装带12固定到半导体器件10的表面上，以便阻止成型材料49渗透到达孔18，因而防止在半导体芯片14的底表面31上形成模具溢料。
在晶片加工期间，半导体芯片14的底表面31形成一个可焊接层72，用于机械式和导电式连接到外表面上。底表面31，引线17的底表面44和引线15的底表面54(在图3-4中示出)在封装或成型作业期间全都连接到安装带12上，而结果，它们全都被安装带12掩蔽，以防成型材料49覆盖它们。因此，使底表面31，44和54露出，用于在除去安装带12之后形成外部电气和机械连接。如果需要，使半导体器件10经受净化作业，来除去安装带12或其胶粘剂材料的任何残留物，以便保证底表面31，44和54全都露出，并且没有会阻止或减少与外部表面电接触的材料。
应该注意，使引线框矩阵16经受半蚀刻或类似作业，以便形成模锁71，所述模锁71防止成型材料49在随后的加工期间或者当使用或操作半导体器件10时与引线15和17分离。在一个实施例中，模锁71具有一般是矩形可再进入的形状，如图所示。
把引线15和17，及实际上引线框矩阵16，都制成其厚度小于半导体芯片14的厚度。例如，在一个实施例中，半导体芯片14具有一厚度为约200微米，而引线15和17具有一厚度为约125微米。这个厚度差使接合导线35能形成具有一个小环高度，以便减小半导体器件10的总厚度或高度。在其中半导体芯片14具有一厚度为200微米的一个实施例中，环的高度从接合导线35-36的最高点到半导体芯片14的顶部表面32为约480微米，而半导体器件10的总高度为约800微米。
图3是半导体器件10在除去安装带12并沿着切割线21-24锯开以便完成整体作业之后的等轴视图。在一个实施例中，半导体芯片14成型为一种功率晶体管并装入一个整体式包装70中，所述功率晶体管在一规定的大于1安培的源漏电流下工作，上述整体式包装70包括引线15和17，接合导线35和36及成型材料49。
半导体芯片14具有一个栅电极和一个源电极，上述栅电极连接到栅极接合焊盘51上，而上述源电极连接到一个源接合焊盘52上，栅电极和源电极二者在半导体芯片14的顶部表面32上形成。可焊接层72在晶片加工期间在底表面31上形成，以便起一个漏极终端作用。在一个实施例中，可焊接层72及钛镍银合金形成。底表面31露出，亦即不被成型材料49封装，因此可焊接层72使底表面31能起一种包装引线的作用，所述包装引线可以用焊剂回流或其它方法连接，用于形成外部连接。
在半导体器件10包括一个垂直功率晶体管的地方，将多根焊接导线35并联连接在源焊接盘52和引线17的顶部表面43之间，以便降低导通电阻。栅电流在性质上是瞬变的，并且一般具有较低的振幅，因此连接在栅接合焊盘51和引线15之间的单根接合线36一般足够保证高性能。
应该注意，半导体芯片14的底表面31，引线17的底表面44和引线15的底表面54全都是共平面，并从成型材料49中露出，以便有助于外部连接性。
焊片55-56分别从引线15和17伸出，并且是区域29系杆的残余部分，同时留在引线15和17上作为锯或整体作业的制品。
露出半导体芯片14的底表面31和降低接合导线35-36的环高度提供具有低型面的半导体器件10的包装70。在一个实施例中，半导体器件10具有总高度为约800微米。
图4是半导体器件10的底视图，该图4示出半导体芯片14的底表面31当露出时用于与引线15的底表面54和引线17的底表面44一起形成外部电气连接。底表面31，44和54全都共平面。
图5示出一部分电子系统的侧剖图，包括安装在一个母板60上的半导体器件10。
母板60形成有一个迹线61和一个迹线62，引线17连接到上述迹线61上，而上述迹线62用于连接到半导体芯片14的底表面31上。在一个实施例中，引线17和底表面31通过回流焊接连接到迹线61-62上。
露出半导体芯片14的底表面31产生一种低的热电阻，因为热量不象其它包装的器件中那样流过半导体芯片的连接焊盘及其有关的冶金结合。在其中大部分功率是在整块半导体芯片14上而不是在顶部表面32上产生的一个实施例中，这种好处尤其显而易见。
热电阻通过半导体器件10的低包装型面高度进一步减小，因为从半导体芯片14到成型材料49的顶部表面65的距离短。在某些应用中，将一种外部散热装置(未示出)安装到顶部表面65上以便帮助消散功率是有利的。还应该注意，将迹线62形成为从半导体器件10向外延伸。这种安装使一部分迹线62暴露于环境空气流中，以便进一步有助除去由半导体器件10耗散的功率PD。
此外，通过将半导体芯片14的底表面31直接安装到迹线62上，使电阻降低，因为从迹线62到底表面31的垂直距离为零。实际上，电流是从半导体芯片的大块衬底穿过可焊接层72直接流到迹线62上。因此，流过半导体器件10的电流不碰到半导体芯片连接标志和流过少数冶金结合，上述情况比用其它器件的情况产生较低的导通电阻。较低的导通电阻通过进一步减少耗散的功率PD而提供高的性能和效率。
现在可以看出，本发明提供一种经过包装的半导体器件，所述经过包装的半导体器件具有一低型面高度和低电阻及低热阻。引线具有一个第一表面和一个第二表面，上述第一表面用于引线焊接到半导体芯片的第一表面上，而上述第二表面基本上与半导体芯片的第二表面共平面。成型材料封装半导体芯片的第一表面，并露出半导体芯片的第二表面。半导体芯片和引线设置在安装带上，以便在包装组件作业期间保持它们的位置。半导体芯片在包装组件作业期间通过定位在安装带中一个孔的上方并通过孔抽真空进行固定，以便消除安装带中的任何运动或弹性，而同时在导线接合作业期间通过导线接合工具施加压力到半导体芯片上。
本发明提供一种经过包装的半导体器件，所述经过包装的半导体器件具有高可靠性和低成本。由于半导体芯片露出起一种引线作用，所述没有半导体芯片连接焊盘，因此不需要焊剂回流半导体芯片连接作业。因此，半导体器件可以在各种制造地点及以较低成本装配。此外，在半导体器件内有较少不一样的部件材料，因此有较少不一样的温度膨胀系数。因此，内应力减少而可靠性增加。最后，半导体器件可以由较小的轨迹构成，因为不需要对准和将半导体芯片安装在半导体芯片连接焊盘上，所述焊盘制得较大以避免半导体芯片伸出。
权利要求
1.一种制造半导体器件的方法，包括将一个半导体芯片安装在一个安装带上并位于所述安装带中一个孔的上方；通过该孔抽真空以便固定半导体芯片；及将一种导线接合连接到半导体芯片的第一表面上，同时抽真空。
2.如权利要求1所述的方法，其特征在于，还包括将一根引线设置在安装带上；及将导线接合连接到引线上。
3.如权利要求2所述的方法，其特征在于，还包括将导线接合封装在一种成型化合物中。
4.如权利要求3所述的方法，其特征在于，所述的封装包括封装引线的一部分；及封装半导体芯片的一部分。
5.如权利要求4所述的方法，其特征在于，所述的封装半导体芯片的一部分包括，用一种密封剂涂覆半导体芯片，露出半导体芯片的第二表面。
6.如权利要求5所述的方法，其特征在于，所述的封装引线的一部分包括，用一种密封剂涂覆引线，露出引线的一个表面。
7.如权利要求6所述的方法，其特征在于，安装半导体芯片包括，把半导体芯片的第二表面安装到安装带的一个表面上。
8.如权利要求7所述的方法，其特征在于，设置引线包括，将引线表面这样安装到安装带的表面上，以使半导体芯片的第二表面与引线的表面形成共面关系。
9.一种制造半导体器件的方法，包括将一个半导体芯片安装在一个安装带的一个孔的上方；及通过该孔抽真空，而同时对半导体芯片进行导线接合。
10.如权利要求9所述的方法，其特征在于，所述安装包括，将半导体芯片的第一表面设置在安装带的一个表面上。
11.如权利要求10所述的方法，其特征在于，还包括将一根引线设置在安装带的表面上；及将一个接合导线从半导体芯片的一个表面连接到引线上。
12.如权利要求11所述的方法，其特征在于，设置引线包括，在安装带的表面上将引线的第一表面放置在具有半导体芯片第一表面的一个平面中。
13.如权利要求12所述的方法，其特征在于，连接接合线包括，将接合线连接到半导体芯片的第二表面和引线的第二表面上。
14.如权利要求9所述的方法，其特征在于，还包括用一种密封剂封装接合导线及半导体芯片和引线的第二表面。
15.如权利要求14所述的方法，其特征在于，封装包括，用安装带覆盖半导体芯片和引线的第一表面以便阻挡密封剂。
16.如权利要求15所述的方法，其特征在于，封装还包括，用密封剂涂覆半导体芯片和引线的第二表面，而同时露出半导体芯片和引线的第一表面。
17.一种包装半导体芯片的方法，包括通过安装带中的一个孔抽真空，以便保持半导体芯片的位置，同时将半导体芯片导线接合到一个引线上。
18.如权利要求17所述的方法，其特征在于，引线设置在一个引线框中，所述方法还包括将半导体芯片直接安装在安装带的一个表面上以便盖住所述孔；及将引线框安装在该表面上，进行连接。
19.如权利要求18所述的方法，其特征在于，安装引线框包括，将引线框直接安装在胶粘剂表面上，通过引线框的一个开口露出所述孔。
20.如权利要求19所述的方法，其特征在于，安装半导体芯片包括，将半导体芯片安装在引线框的开口内。
全文摘要
一种半导体器件(10)，通过将半导体芯片(14)和引线(15，17)的底表面安装在安装带(12)上及安装袋中孔(19)的上方。当把引线的顶部表面(43)导线接合到半导体芯片的顶部表面(32)上时，通过上述孔抽真空以便将半导体芯片固定在适当位置。形成一种成型材料以便封装半导体芯片的顶部表面和露出它的底部表面。
文档编号H01L21/56GK1771591SQ03826365
公开日2006年5月10日 申请日期2003年4月29日 优先权日2003年4月29日
发明者J·H·纳普, J·A·约德, H·G·安德森 申请人:半导体元件工业有限责任公司