专利名称：具有抬升的源极和漏极结构的金氧半晶体管及其制造方法
技术领域：
本发明一般性地涉及一种金氧半(MOS)晶体管及其制造方法，并且特别涉及一种具有抬升的源极和漏极结构(elevated source and drain structure)的金氧半晶体管及其制造方法。
背景技术：
在半导体产业中，集成电路中金属氧化物半导体(MOS)晶体管部件尺寸的最小化是普遍的目标。这一目标主要受到对于在尽可能低的成本下制造集成电路、同时改善电路的功能性和速度的需求的驱动。尺寸的缩小可以通过减小晶体管的特征尺寸(例如减小栅极长度、栅极氧化物厚度、以及结深度)和提高沟道的掺杂水平来实现。然而，尺寸缩小的MOS晶体管通常受到所谓“短通道效应”现象的影响。由于开关特性受栅极电极的控制不足，因此短通道效应对晶体管的开关特性产生负面影响，这将导致阈值电压不期望的降低。机械性地，源极和漏极周围的耗尽区占据了沟道区越来越大的部分，使得需要栅极上更低的电势来实现沟道中的倒置。
参照图1，制造于半导体衬底102内的传统小尺寸MOS晶体管100包括源极延伸区106a和漏极延伸区106b。源极延伸区106a和漏极延伸区106b具有很浅的结，这是为了使发生在具有亚微米或纳米尺度的MOS晶体管中的短通道效应降到最低。MOS晶体管100还包括源极区108a和漏极区108b，与源极延伸区106a和漏极延伸区106b相比，源极区108a和漏极区108b具有更深的结，从而提供更低的电阻。MOS晶体管100还包括由栅极电介质112和栅极电极114构成的栅极结构110。通常由氮化硅(SiN)构成的绝缘间隔壁118沉积在栅极结构110的侧壁上。MOS晶体管100还包括硅化物区域120a、120b和120c，从而提供与源极区108a/漏极区108b以及栅极电极114之间的低电阻电接触。MOS晶体管通过浅沟槽隔离结构104与其它器件电隔离开。
问题在于源极延伸区106a/漏极延伸区106b中的杂质容易扩散到直接位于栅极110下面的区域中。直接形成在栅极100下面的源极延伸区106a/漏极延伸区106b的部分与直接位于侧壁间隔壁118下的延伸区106a/106b的部分相比，具有较高电阻的栅极110下面。因此，晶体管100具有与源极和漏极串联的有效电阻R。这抑制了电流的流动，因此降低了运行速度。
第二个问题是有关于沟道掺杂浓度的升高，这将导致场效应晶体管中阈值电压的升高。为了满足MOS结构中所需的小型化，沟道杂质区的杂质浓度必须升高。同时，目前的半导体器件设计为工作在较低的电源电压下，例如从5V至3.3V的范围内。为了在如此低的电源电压下工作，需要降低场效应晶体管的阈值电压。因此，由于沟道掺杂浓度的升高导致的MOS晶体管阈值电压的升高是不期望的。另一方面，小尺寸器件中过高的沟道掺杂水平导致过量漏电流的增大，并使结击穿。
为了克服上述缺点，已经提出了抬升的源极和漏极结构。参照图2，在半导体衬底202的表面上形成由栅极电介质212和栅极电极214构成的栅极结构210。源极延伸区206a和漏极延伸区206b随后形成在半导体衬底中。通常由氮化硅(SiN)构成的间隔壁218形成在栅极结构210的侧壁上。通常由硅构成的外延层205通常使用选择性外延生长法生长在源极延伸区206a/漏极延伸区206b的暴露部分上。生长外延层205后，注入并活化掺杂剂，从而形成抬升的源极208a和抬升的漏极208b。MOS晶体管200还包括硅化物区域220a、220b和220c，从而提供与抬升的源极区208a/漏极区208b以及栅极电极214之间的电接触。
根据图2的结构制造的具有抬升的源极/漏极的MOS晶体管对于通过增大源极区和漏极区的厚度来降低电阻以及通过抬升源极区208a/漏极区208b来降低掺杂水平十分有效。然而，不可避免的是，源极延伸区206a/漏极延伸区206b的掺杂剂扩散到直接位于栅极210下面的区域中，这将导致穿过源极延伸区206a/漏极延伸区206b的结漏电流。
发明内容
本发明教导了一种具有抬升的源极和漏极结构的MOS晶体管，及其形成方法，其克服了传统实施例的限制。具体地说，本发明提供了一种晶体管，包括源极延伸区和漏极延伸区，其中抑制或消除了掺杂剂在沟道区内的扩散。这部分地通过抬升源极延伸区和漏极延伸区至形成在下面的衬底上的外延层中来实现。由此，增大了有效沟道长度，同时限制了掺杂剂扩散至沟道区中。
可以通过控制源极延伸区和漏极延伸区、源极区和漏极区各自的几何形状(例如，深度和宽度)、沟道宽度以及可选地形成在下面的衬底上的沟槽，精确地确定晶体管的性能特性。在几个实施例中，源极区和漏极区以及源极延伸区和漏极延伸区可部分或完全延伸穿过外延层，或者甚至延伸至下面的半导体衬底中。
在一个方面中，本发明教导了一种用于形成具有抬升的源极和漏极结构的MOS晶体管的方法。在衬底上设置牺牲栅极图形。在衬底上、临近牺牲栅极图形，设置外延层。在外延层上、临近牺牲栅极图形，设置氮化硅膜和氧化硅膜。移除牺牲栅极图形，从而暴露部分的衬底和外延层的侧壁部分。在衬底的暴露部分上并沿着外延层的侧壁部分设置栅极介电层。在栅极介电层上设置栅极电极。移除氧化硅膜和氮化硅膜。使用栅极电极作为掩模，以杂质掺杂外延层，从而在最接近栅极介电层的外延层中形成源极延伸区和漏极延伸区。在栅极电极上部的侧壁上设置绝缘间隔壁。使用栅极电极和绝缘间隔壁作为掩模，以杂质掺杂外延层，从而形成临近源极延伸区和漏极延伸区的深源极区和深漏极区。
在一个实施例中，源极延伸区和漏极延伸区通过在外延层上设置氮化硅膜和氧化硅膜之前用杂质掺杂外延层来形成。设置牺牲栅极图形可包括顺序形成氧化硅膜和氮化硅膜，并且构图顺序形成的薄膜，从而形成牺牲栅极图形。
衬底，例如为从由以下材料构成的组中选取的一种类型硅；绝缘硅(SOI)；SiGe；绝缘SiGe(SGOI)；应变硅；应变绝缘硅；以及GaAs。衬底可选地由第一导电类型的材料形成，用于掺杂外延层的杂质为与第一导电类型相反的第二导电类型。可在外延层上形成焊垫氧化层。
在外延层上、临近牺牲栅极图形，设置氮化硅膜和氧化硅膜的步骤包括在外延层和牺牲栅极图形上顺序设置氮化硅膜和氧化硅膜；以及，平整化氮化硅膜、氧化硅膜和牺牲栅极图形，从而暴露牺牲栅极图形的上表面。氧化硅膜例如通过化学汽相沉积(CVD)工艺设置。平整化步骤例如包括利用化学机械抛光工艺(CMP)或回蚀处理来平整化。
移除牺牲栅极图形包括蚀刻牺牲栅极图形，从而暴露衬底的上表面，或者可选地，在衬底中形成凹陷，其中栅极介电层形成在衬底凹陷的底部和侧壁上。凹陷优选具有小于50nm的深度。
可利用杂质掺杂衬底的暴露部分，从而在移除牺牲栅极图形后，或者可选地，在衬底上设置牺牲栅极图形之前，形成沟道区，沟道区与由牺牲栅极图形覆盖的衬底的面积相对应。
栅极介电层优选包括从由以下材料构成的材料组中选取的材料氧化硅膜；氮氧化硅(SiON)；氧化钽；以及高介电常数材料。
设置栅极电极的步骤例如包括在栅极介电层和氧化硅膜上形成栅极电极材料膜；以及，平整化栅极电极材料膜和氧化硅膜。平整化例如包括通过化学机械抛光工艺(CMP)或回蚀处理来平整化。
栅极电极包括从由以下材料构成的材料组中选取的材料多晶硅膜；硅锗膜；硅化物膜；金属膜；以及叠层膜。移除氧化硅膜和氮化硅膜的步骤包括使用湿法蚀刻工艺来移除。
在栅极电极上部的侧壁上设置绝缘间隔壁的步骤例如包括在所得的结构上设置氮化硅膜；以及，各向异性地蚀刻氮化硅膜。在设置氮化硅膜以前，可以在所得的结构上设置氧化硅缓冲层。
使用栅极电极和绝缘间隔壁作为掩模用杂质掺杂外延层，从而形成与源极延伸区和漏极延伸区相邻的源极区和漏极区的步骤包括，例如，用具有与源极延伸区和漏极延伸区相同导电类型的杂质来掺杂。
可以可选地在源极区、漏极区和栅极电极上形成硅化物膜。硅化物膜例如包括硅化钴膜。
例如源极延伸区和漏极延伸区形成至第一深度，而源极区和漏极区形成至第二深度。在一个示例中，第一深度小于第二深度。深源极区和深漏极区和/或源极延伸区和漏极延伸区可以可选地延伸至衬底中。
例如，衬底中的沟槽隔离结构可根据浅沟槽隔离工艺形成在深源极区和深漏极区的相对侧上。
在另一方面中，本发明教导了一种具有抬升的源极和漏极结构的MOS晶体管。在衬底上设置栅极介电层。在栅极介电层上设置栅极电极。在衬底上、临近栅极介电层设置外延层。在外延层中，临近栅极电极下侧部分处的栅极介电层设置第一源极区和第一漏极区。
在一个示例中，栅极介电层延伸过栅极电极的底部和下侧部分。第一源极区和第一漏极区通过用杂质掺杂外延层形成。衬底由第一导电类型的材料形成，其中用于掺杂外延层的杂质为与第一导电类型相对的第二导电类型。
绝缘间隔壁可设置在栅极电极上侧部分处的外延层上；并且临近与栅极电极相对的第一源极区和第一漏极区设置第二源极区和第二漏极区。在此情况下，第二源极区和第二漏极区例如通过使用栅极电极和绝缘间隔壁作为掩模用杂质掺杂暴露的表面来形成。第一源极区和第一漏极区包括源极延伸区和漏极延伸区，并且其中第二源极区和第二漏极区包括深源极区和深漏极区。第一源极区和第一漏极区在外延层中形成至第一深度，而第二源极区和第二漏极区形成至第二深度。在一个示例中，第一深度小于第二深度。第一源极区和第一漏极区和/或第二源极区和第二漏极区可以可选地延伸至衬底的一部分中。
衬底可以利用从由以下材料构成的组中选取的一种类型形成硅；绝缘硅(SOI)；SiGe；绝缘SiGe(SGOI)；应变硅；应变绝缘硅；以及GaAs。
栅极介电层和栅极电极延伸至形成于衬底上部内的沟槽中。在一个示例中，沟槽具有小于50nm的深度。
沟道区形成在栅极电极下和邻近栅极电极下侧部分的衬底中。
栅极介电层包括从由以下材料构成的材料组中选取的材料氧化硅膜；氮氧化硅(SiON)；氧化钽；以及高介电常数材料。栅极电极包括从由以下材料构成的材料组中选取的材料多晶硅膜；硅锗膜；硅化物膜；金属膜；以及叠层膜。氧化硅缓冲层可设置在栅极电极与绝缘间隔壁之间。例如包括硅化钴的硅化物膜可形成在源极区、漏极区和栅极电极上。
通过对本发明优选实施例更加具体的介绍，如附图中所示，本发明的前述及其它的目的、特征和优点将更加明显易懂，附图中相同的附图标记在不同的视图中始终表示相同的元件。附图并非必须是成比例的，而是将对于本发明原理的说明进行强调。
图1为传统MOS晶体管的截面示意图；图2为具有抬升的源极和漏极区的传统MOS晶体管的截面示意图；
图3为根据本发明第一实施例，具有抬升的源极和漏极区的MOS晶体管的截面示意图；图4为根据本发明第二实施例，具有抬升的源极和漏极区的MOS晶体管的截面示意图；图5、6和7为根据本发明，具有抬升的源极和漏极区的MOS晶体管的截面示意图，其中源极和漏极区以及源极和漏极延伸区具有不同的掺杂深度；图8A和8B为根据本发明第一和第二实施例，形成在绝缘硅(SOI)衬底上的、具有抬升的源极和漏极区的MOS晶体管的截面示意图；图9A至9L为用于制造根据本发明第一实施例的MOS晶体管的方法的截面示意图；以及图10A至10C为用于制造根据本发明第二实施例的MOS晶体管的方法的截面示意图。
具体实施例方式
图3中示出了根据本发明的MOS晶体管结构300。在半导体衬底302上方形成栅极电极314，从而形成栅极310。例如由氧化硅(SiO2)形成的栅极电介质312形成在栅极电极314下，并且位于栅极电极314侧壁的下部。在靠近栅极310相对侧面的衬底302上，形成例如由硅或硅锗构成的外延层305。在栅极310侧壁的上部形成绝缘间隔壁318。在外延层305中，源极延伸区306a和漏极延伸区306b形成于间隔壁318下。源极308a和漏极308b形成在源极延伸区316a/漏极延伸区316b的暴露部分上，即未处于间隔壁318下的外延区域。MOS晶体管300还可以可选地包括硅化物区域320a、320b和320c，从而提供与抬升的源极区308a/漏极区308b以及栅极电极314之间的电接触。
间隔壁318例如由氮化硅(SiN)构成。另外，可以在SiN间隔壁318与诸如栅极电极314和外延层305的其它硅层之间形成作为缓冲层的可选氧化硅层316。
参照图4，栅极电极414可以可选地形成在半导体衬底402的沟道417或凹陷部分中，如图所示。在此情况下，栅极电介质412部分地形成于栅极电极的侧壁之下以及位于其下部，例如，在半导体衬底402的栅极沟槽417的底面和侧面上以及外延层405的侧壁处，如图所示。图4沟槽的实施例提供了源极延伸区406a与漏极延伸区406b之间的沟道区的有效延展。
本发明晶体管结构的有效沟道长度可以通过控制几个因数来改变，包括外延层305(405)的厚度、源极延伸区306a(406a)/漏极延伸区306b(406b)的深度、源极区308a(308a)/漏极区308b(408b)的深度、以及栅极沟槽417的深度。
在图3和4的典型实施例中，源极区308a(308a)/漏极区308b(408b)的深度延伸至半导体衬底302(402)中，如图所示。可选的，源极延伸区306a(406a)/漏极延伸区306b(406b)的深度也可以延伸至半导体衬底302(402)中(未示出)。在图5的示例中，源极区508a/漏极区508b延伸到了外延层505与半导体衬底502之间的边界处，而源极延伸区506a/漏极延伸区506b部分地延伸穿过外延层505。在图6的示例中，源极区608a/漏极区608b延伸到了外延层605与半导体衬底602之间的边界处，而源极延伸区606a/漏极延伸区606b也延伸到了外延层605与半导体衬底602之间的边界处。在图7的实施例中，源极区708a/漏极区708b部分地延伸穿过外延层705，而源极延伸区706a/漏极延伸区706b也部分地延伸穿过外延层705，至与源极区708a/漏极区708b不同的深度。
通过控制沟道长度，除去对于降低器件尺寸的需求以外，可以实现各种器件特性，并且可以抑制短通道效应。在传统的晶体管中，沟道长度主要通过栅极长度来控制；然而，在本发明的晶体管中，沟道长度不仅通过栅极长度来控制，还根据外延层的厚度、源极区/漏极区的深度、以及栅极沟槽的深度来控制。
根据本发明，通过参照图3，由于源极延伸区306a/漏极延伸区306b中的杂质位于外延层305中，因此杂质不会如同在传统的实施例中那样扩散到栅极310下的区域中，即使是在对硅衬底302进行热处理后。按此方式，抑制了沟道长度相对于栅极长度的缩短。另外，通过控制外延层305的厚度、源极延伸区306a/漏极延伸区306b的深度、以及半导体衬底中栅极沟槽317的长度，沟道长度可以变化地延长，从而包括栅极的下侧壁以及直接位于栅极电极下的区域。按此方式，可以在包括有最小栅极长度的晶体管结构中实现具有足够长度的沟道。
根据本发明，源极延伸区与漏极延伸区之间沟道区中的杂质浓度分布可以精确地控制。结果，所得的MOS晶体管阈值电压可以精确地预测，并且因此，可以获得具有优化电学特性的半导体器件。
例如，可以通过在外延层305中形成具有较低杂质浓度的源极区306a/漏极区306b，来限制MOS晶体管阈值电压的升高，由此提供与半导体器件电源电压降低的相容。
半导体衬底的材料不限于硅，还可以由多种其它半导体材料或构造中的任何一种构成，包括绝缘硅(SOI)、SiGe、绝缘SiGe(SGOI)、应变硅(硅覆SiGe)、应变绝缘硅、以及GaAs。图8A和8B中示出了本发明实施例的截面示意图，其中在SOI衬底702上形成了MOS晶体管。在图8A的实施例中，形成在SOI衬底702上的MOS晶体管700包括形成在SOI衬底702上的栅极710，如图3的实施例所示。在图8B的实施例中，形成在SOI衬底802上的MOS晶体管800包括形成在沟槽817中的栅极810，沟槽817形成在SOI衬底802中，如图4的实施例所示。按此方式，根据本发明的晶体管700、800完全与SOI制造工艺相兼容。结果，可以保持或明显降低晶体管中的沟道杂质区域的厚度，同时增大所得抬升的源极区/漏极区的结深度。
在SOI器件中，由于表面硅的厚度相对较浅，源极区/漏极区的深度变浅。结果，增大了所得源极区/漏极区的电阻。由于源极区/漏极区藉由外延层而具有适当的深度，因此本发明消除了上述问题。
栅极电介质312、412可由前面所提到的氧化硅膜或者可选的氮氧化硅(SiON)形成。或者，可以使用由诸如氧化钽的高介电常数材料构成的薄膜。栅极电介质层可以在例如沉积法或者热氧化法中形成。对于栅极电极，例如可以使用锗硅薄膜、硅化物膜或金属膜取代多晶硅膜。可选地，也可以使用上述材料的叠层膜。
上面，参照图3示出并介绍了本发明第一实施例。下面，将参照图9A至9L介绍制造根据本发明第一实施例的半导体器件的方法。
首先，参照图9A，通过例如浅沟槽隔离法，在硅衬底302中形成元件隔离膜304。接着，在硅衬底302中掺入杂质，从而形成阱区和沟道杂质区(未示出)。接着，在硅衬底302上顺序形成氧化硅膜332和氮化硅膜334，并且实施各向异性蚀刻，从而形成虚栅极电极330。
接着，参照图9B，在衬底302上、虚栅极330的侧边上，选择性地生长外延层305。可以使用例如选择性外延生长(SEG)来形成外延层305，使得其形成在硅衬底的表面上，而不形成在氮化硅334层或氧化沟槽隔离元件304上。在此阶段可以可选地掺杂外延层305，从而形成源极伸区/漏极延伸区，或者，在此阶段可以保持非掺杂状态。在优选实施例中，源极伸区/漏极延伸区的掺杂接在栅极电极形成的后面，如下面参照图9I所述。若在此阶段掺杂外延层，则在外延层305上设置可选的焊垫氧化层(未示出)作为缓冲层，用于在注入掺杂剂期间保护外延层。可选的焊垫氧化层可通过热氧化形成。
如图9C所示，在图9B所得结构的整个表面上形成氮化硅膜337。接着，通过例如CVD法形成氧化硅膜338。接着，对氧化硅膜338实施例如化学机械抛光处理，或全表面回蚀工艺，来平整化氧化硅膜338的表面，并且暴露氮化硅334的表面，如图9D所示。
参照图9E，去除包括氮化硅膜334和氧化硅膜332的虚栅极330，暴露半导体衬底302表面的一部分。由于暴露了沟道区上方的半导体衬底的表面，此时可以可选地形成沟道杂质区，而非在参照图9A的上述阱区形成期间形成沟道杂质区。按此方式，可以在一个区域内的半导体衬底中形成沟道杂质区，该区域局限于当前已移除虚栅极图形的区域下的面积内。这特别有利于图4的实施例，其包括形成在半导体衬底中的沟槽和形成在沟槽下的沟道区。
参照图9F，栅极电介质312层，例如氧化硅膜，形成在暴露的沟道杂质区和外延层305的侧壁上。栅极电介质312层可以使用热氧化法由氧化硅形成，或者可以使用诸如氮氧化硅(SiON)、氧化铝、HfO2、或氧化钽的高介电常数材料的沉积来形成。接着，在栅极电介质312上沉积诸如多晶硅膜的栅极电极314。或者，栅极电极314的材料可以由例如硅锗膜、硅化物膜、钨膜、TiN膜、或金属膜、或其叠层构成。参照图9G，接着利用诸如化学机械抛光处理或全表面回蚀工艺去除栅极电介质层312的上部并暴露氧化硅膜338，来平整化多晶硅膜。接着，参照图9H，通过例如湿法蚀刻工艺，去除氧化硅层338和氮化硅层337，从而形成栅极结构310。
接着，如图9I所示，具有与硅衬底相反导电类型的杂质被注入至外延层305中，从而形成相应的源极延伸区306a和漏极延伸区306b。通过热氧化或沉积形成的、诸如氧化硅材料的焊垫氧化膜316可以可选地形成在外延层上305，作为缓冲层，从而保护外延层305的表面在注入工艺期间免受损伤。
参照图9J，设置氮化硅(SiN)膜来覆盖衬底，随后对其进行各向异性蚀刻，或者干法蚀刻工艺，从而形成栅极310上侧壁上的间隔壁318。SiN间隔壁318与诸如栅极电极314和外延层305的其它硅层之间的氧化硅缓冲层316在各向异性蚀刻后保留。
参照图9K，使用栅极310和间隔壁318作为掩模，将具有与源极延伸区306a/漏极延伸区306b相同导电类型的杂质注入外延层305内，从而形成源极区308a和漏极区308b。此时，源极延伸区306a和漏及延伸区306b保留在间隔壁318下，而源极区306a/漏极区306b形成在外延层中的间隔壁318旁边。源极区308a和漏极区308b的深度根据掺杂工艺控制，例如，根据杂质浓度和曝光时长。
参照图9L，例如通过溅射法形成钴膜，接着在氮气氛或氩气氛中、在500℃至1000℃之间的温度范围内实施热处理，从而允许钴膜与外延层305和栅极310中的硅反应，由此以自对准方式分别在源极区308a/漏极区308b和栅极电极314的暴露表面上形成硅化钴膜320a、320b和320c。未反应的钴膜随后使用传统方式去除。或者，硅化物膜可以由其它适合的材料构成，包括Co、M、W、Ti及其组合。
按此方式，通过推延源极延伸区306a/漏极延伸区306b的形成直至栅极电极314形成后，本发明晶体管结构的制造将需要更少的步骤。或者，如上所述，源极延伸区306a/漏极延伸区306b可形成在图9B所示的步骤中，使用虚栅极图形330作为掩模。然而，此方式需要额外的步骤。
第二实施例本发明的第二实施例将示出并在上面参照图4说明。在第二实施例中，栅极电极414形成在半导体衬底402的沟槽或凹陷部分417中。第二实施例晶体管构造的其它部件与上述第一种构造相似，并且因此此处将略去其介绍。具有以前缀“4”开头和一致的后缀“4xx”的附图标记的图4的部件享有与具有相同后缀“3xx”的图3的上述部件相同的功用。
现在，将参照图10A至10C介绍根据本发明第二实施例的制造半导体器件的方法。
图10A所示步骤之前的工艺与上述参照第一实施例的图9A至9D所示的一致。
参照图10A，去除包括氮化硅膜和氧化硅膜的虚栅极，暴露半导体衬底402表面的一部分。进一步对半导体衬底的暴露表面实施蚀刻，从而形成沟槽417或凹陷区域。沟槽417的深度根据所得器件的期望沟道长度确定，沟槽417越深，有效沟道长度就越长。通常，沟槽417的深度小于50nm。
如上所述，由于暴露了沟道区上方的半导体衬底表面，因此沟道杂质区可选地在此时形成，而非在上述参照图9A介绍的阱区形成期间形成沟道杂质区。按此方式，可以在一个区域内的半导体衬底中形成沟道杂质区，该区域局限于当前已移除虚栅极图形的区域下的面积内。由于沟道区直至沟槽形成时也未完全限定，这特别有利于本实施例，其包括形成在半导体衬底中的沟槽和形成在沟槽下的沟道区。
参照图10B，栅极电介质412层，例如氧化硅膜，形成在暴露的沟道杂质区、沟槽417的侧壁和外延层405的侧壁上。如上所述，栅极电介质412层可以使用热氧化法由氧化硅形成，或者可以使用诸如氮氧化硅(SiON)、氧化铝、HfO2、或氧化钽的高介电常数材料的沉积来形成。接着，在栅极电介质412上沉积诸如多晶硅膜的栅极电极414。或者，栅极电极414的材料可以由例如硅锗膜、硅化物膜、钨膜、TiN膜、或金属膜、或其叠层构成。参照图10C，接着利用诸如化学机械抛光处理或全表面回蚀工艺来去除栅极电介质层412的上部并暴露氧化硅膜438，从而平整化多晶硅膜。
其后的工艺与参照图9H至图9L所示、在第一实施例中说明的工艺相一致。
所得晶体管的性能特征可以通过控制各个源极延伸区/漏及延伸区、源极/漏极区的尺寸(例如，深度、宽度)，沟槽宽度和可选的沟槽。在各个实施例中，至少源极区/漏及区、源极延伸区/漏及延伸区部分地延伸，或全部延伸穿过外延层，甚至抵达下面的半导体衬底中。
虽然本发明已部分地参照其优选实施例具体示出并说明，本领域技术人员应理解在不脱离本发明所附权利要求限定的精神和范围的前提下，可以在形式和细节上进行各种改进。
权利要求
1.一种用于形成具有抬升的源极和漏极结构的MOS晶体管的方法，包括在衬底上设置牺牲栅极图形；在衬底上、临近牺牲栅极图形，设置外延层；在外延层上、临近牺牲栅极图形，设置第一绝缘层和第二绝缘层；移除牺牲栅极图形，从而暴露部分的衬底和外延层的侧壁部分；在衬底的暴露部分上并沿着外延层的侧壁部分设置栅极介电层；在栅极介电层上设置栅极电极；移除第二绝缘层和第一绝缘层；使用栅极电极作为掩模，以杂质掺杂外延层，从而在最接近栅极介电层的外延层中形成源极延伸区和漏极延伸区；在栅极电极上部的侧壁上设置绝缘间隔壁；以及使用栅极电极和绝缘间隔壁作为掩模，以杂质掺杂外延层，从而形成临近源极延伸区和漏极延伸区的深源极区和深漏极区。
2.如权利要求1所述的方法，其中源极延伸区和漏极延伸区通过在外延层上设置氮化硅膜和氧化硅膜之前用杂质掺杂外延层来形成。
3.如权利要求1所述的方法，其中设置牺牲栅极图形包括顺序形成氧化硅膜和氮化硅膜、并且构图顺序形成的薄膜从而形成牺牲栅极图形。
4.如权利要求1所述的方法，其中衬底为从由以下材料构成的组中选取的一种类型硅；绝缘硅(SOI)；SiGe；绝缘SiGe(SGOI)；应变硅；应变绝缘硅；以及GaAs。
5.如权利要求1所述的方法，还包括在外延层上形成焊垫氧化层。
6.如权利要求1所述的方法，其中在临近牺牲栅极图形的外延层上形成第一绝缘层和第二绝缘层包括在外延层和牺牲栅极图形上顺序设置氮化硅膜和氧化硅膜；以及平整化氮化硅膜、氧化硅膜和牺牲栅极图形，从而暴露牺牲栅极图形的上表面。
7.如权利要求6所述的方法，其中平整化包括通过化学机械抛光工艺(CMP)或回蚀处理来平整化。
8.如权利要求1所述的方法，其中移除牺牲栅极图形包括蚀刻牺牲栅极图形从而暴露衬底的上表面。
9.如权利要求1所述的方法，其中移除牺牲栅极图形包括蚀刻牺牲栅极图形从而在衬底中形成凹陷。
10.如权利要求9所述的方法，其中设置栅极介电层包括在衬底凹陷的底部和侧壁上设置栅极介电层。
11.如权利要求9所述的方法，其中凹陷具有小于50nm的深度。
12.如权利要求1所述的方法，还包括用杂质掺杂衬底的暴露部分，从而在移除牺牲栅极图形后形成沟道区。
13.如权利要求1所述的方法，还包括在衬底上设置牺牲栅极图形前用杂质掺杂衬底的沟道区。
14.如权利要求1所述的方法，其中栅极介电层包括从由以下材料构成的材料组中选取的材料氧化硅膜；氮氧化硅(SiON)；氧化钽；以及高介电常数材料。
15.如权利要求1所述的方法，其中设置栅极介电层包括使用沉积或热氧化工艺形成栅极介电层。
16.如权利要求1所述的方法，其中设置栅极电极包括在栅极介电层和第二绝缘层上形成栅极电极材料膜；以及平整化栅极电极材料膜和第二绝缘层。
17.如权利要求16所述的方法，其中平整化包括通过化学机械抛光工艺(CMP)或回蚀处理来平整化。
18.如权利要求1所述的方法，其中栅极电极包括从由以下材料构成的材料组中选取的材料多晶硅膜；硅锗膜；硅化物膜；金属膜；以及叠层膜。
19.如权利要求1所述的方法，其中移除第二绝缘层和第一绝缘层包括使用湿法蚀刻工艺来移除。
20.如权利要求1所述的方法，其中在栅极电极上部的侧壁上设置绝缘间隔壁包括在所得的结构上设置氮化硅膜；以及各向异性地蚀刻氮化硅膜。
21.如权利要求20所述的方法，还包括在设置氮化硅膜以前，在所得的结构上设置氧化硅缓冲层。
22.如权利要求1所述的方法，还包括在源极区、漏极区和栅极电极上形成硅化物膜。
23.如权利要求22所述的方法，其中硅化物膜包括从由以下材料构成的组中选取的材料Co、Ni、W、Ti、及其组合。
24.如权利要求1所述的方法，其中源极延伸区和漏极延伸区的深度小于深源极区和深漏极区的深度。
25.如权利要求1所述的方法，其中深源极区和深漏极区延伸至衬底中。
26.如权利要求1所述的方法，其中源极延伸区和漏极延伸区延伸至衬底中。
27.一种MOS晶体管，其具有抬升的源极和漏极结构，包括栅极介电层，在衬底上；栅极电极，在栅极介电层上；外延层，临近栅极介电层、在衬底上；第一源极区和第一漏极区，在外延层中，临近栅极电极下侧部分处的栅极介电层；以及绝缘间隔壁，在栅极电极上侧部分处的外延层上。
28.如权利要求27所述的晶体管，其中栅极介电层延伸过栅极电极的底部和下侧部分。
29.如权利要求27所述的晶体管，其中第一源极区和第一漏极区通过用杂质掺杂外延层形成。
30.如权利要求27所述的晶体管，还包括临近与栅极电极相对的第一源极区和第一漏极区的第二源极区和第二漏极区。
31.如权利要求30所述的晶体管，其中第二源极区和第二漏极区通过使用栅极电极和绝缘间隔壁作为掩模用杂质掺杂暴露的表面来形成。
32.如权利要求30所述的晶体管，其中第一源极区和第一漏极区包括源极延伸区和漏极延伸区，并且其中第二源极区和第二漏极区包括深源极区和深漏极区。
33.如权利要求30所述的晶体管，其中第一源极区和第一漏极区的深度小于第二源极区和第二漏极区的深度。
34.如权利要求30所述的晶体管，其中第二源极区和第二漏极区延伸至衬底的一部分中。
35.如权利要求29所述的晶体管，其中第一源极区和第一漏极区延伸至衬底的一部分中。
36.如权利要求27所述的晶体管，其中衬底利用从由以下材料构成的组中选取的一种类型形成硅；绝缘硅(SOI)；SiGe；绝缘SiGe(SGOI)；应变硅；应变绝缘硅；以及GaAs。
37.如权利要求27所述的晶体管，其中外延层包括硅或硅锗。
38.如权利要求27所述的晶体管，其中栅极介电层和栅极电极延伸至形成于衬底上部中的沟槽内。
39.如权利要求38所述的晶体管，其中沟槽具有小于50nm的深度。
40.如权利要求27所述的晶体管，还包括栅极电极下和邻近栅极电极下侧部分的衬底中的沟道区。
41.如权利要求27所述的晶体管，其中栅极介电层包括从由以下材料构成的材料组中选取的材料氧化硅膜；氮氧化硅(SiON)；氧化钽；以及高介电常数材料。
42.如权利要求27所述的晶体管，其中栅极介电层使用沉积或热氧化工艺形成。
43.如权利要求27所述的晶体管，其中栅极电极包括从由以下材料构成的材料组中选取的材料多晶硅膜；硅锗膜；硅化物膜；金属膜；以及叠层膜。
44.如权利要求27所述的晶体管，还包括栅极电极与绝缘间隔壁之间的氧化硅缓冲层。
45.如权利要求27所述的晶体管，还包括源极区、漏极区和栅极电极上的硅化物膜。
46.如权利要求45所述的晶体管，其中硅化物膜包括从由以下材料构成的组中选取的材料Co、Ni、W、Ti、及其组合。
47.一种MOS晶体管，其具有抬升的源极和漏极结构，包括栅极介电层，在衬底上；栅极电极，在栅极介电层上，其中栅极介电层延伸过栅极电极的底部和下侧部分；外延层，临近栅极介电层、在衬底上；第一源极区和第一漏极区，在外延层中，临近栅极电极下侧部分处的栅极介电层；以及第二源极区和第二漏极区，临近与栅极电极相对的第一源极区和第一漏极区。
48.如权利要求47所述的晶体管，其中第一源极区和第一漏极区通过用杂质掺杂外延层形成。
49.如权利要求47所述的晶体管，还包括栅极电极上侧部分处的外延层上的绝缘间隔壁，其中第二源极区和第二漏极区通过使用栅极电极和绝缘间隔壁作为掩模用杂质掺杂暴露的表面来形成。
50.如权利要求49所述的晶体管，其中第一源极区和第一漏极区包括源极延伸区和漏极延伸区，并且其中第二源极区和第二漏极区包括深源极区和深漏极区。
51.如权利要求47所述的晶体管，其中衬底为从由以下材料构成的组中选取的一种类型硅；绝缘硅(SOI)；SiGe；绝缘SiGe(SGOI)；应变硅；应变绝缘硅；以及GaAs。
52.如权利要求47所述的晶体管，其中第一源极区和第一漏极区在外延层中形成至第一深度，而其中第二源极区和第二漏极区形成至第二深度，其中第一深度小于第二深度。
53.如权利要求47所述的晶体管，其中第二源极区和第二漏极区延伸至衬底的一部分中。
54.一种MOS晶体管，其具有抬升的源极和漏极结构，包括衬底，在其上部中具有沟槽；栅极介电层，作为沟槽的内衬；栅极电极，在栅极介电层上，栅极电极延伸至沟槽内，其中栅极介电层延伸过栅极电极的底部和下侧部分；外延层，临近栅极介电层、在衬底上；第一源极区和第一漏极区，在外延层中，临近栅极电极下侧部分处的栅极介电层；以及第二源极区和第二漏极区，临近与栅极电极相对的第一源极区和第一漏极区。
55.如权利要求54所述的晶体管，其中第一源极区和第一漏极区通过用杂质掺杂外延层形成。
56.如权利要求54所述的晶体管，还包括栅极电极上侧部分处的外延层上的绝缘间隔壁，其中第二源极区和第二漏极区通过使用栅极电极和绝缘间隔壁作为掩模用杂质掺杂暴露的表面来形成。
57.如权利要求56所述的晶体管，其中第一源极区和第一漏极区包括源极延伸区和漏极延伸区，并且其中第二源极区和第二漏极区包括深源极区和深漏极区。
58.如权利要求54所述的晶体管，其中衬底为从由以下材料构成的组中选取的一种类型硅；绝缘硅(SOI)；SiGe；绝缘SiGe(SGOI)；应变硅；应变绝缘硅；以及GaAs。
59.如权利要求54所述的晶体管，其中第一源极区和第一漏极区在外延层中形成至第一深度，而其中第二源极区和第二漏极区形成至第二深度，其中第一深度小于第二深度。
60.如权利要求54所述的晶体管，其中第二源极区和第二漏极区延伸至衬底的一部分中。
61.如权利要求54所述的晶体管，其中第一源极区和第一漏极区延伸至衬底的一部分中。
62.一种MOS晶体管，其具有抬升的源极和漏极结构，包括栅极介电层，在衬底上；栅极电极，在栅极介电层上，其中栅极介电层延伸过栅极电极的底部和下侧部分；外延层，临近栅极介电层、在衬底上；源极延伸区和漏极延伸区，在外延层中，临近栅极电极下侧部分处的栅极介电层，通过用杂质掺杂外延层形成；绝缘间隔壁，在栅极电极上侧部分处的外延层上；以及深源极区和深漏极区，临近与栅极电极相对的源极延伸区和漏极延伸区，其中深源极区和深漏极区通过使用栅极电极和绝缘间隔壁作为掩模用杂质掺杂外延层来形成。
63.如权利要求62所述的晶体管，其中衬底为从由以下材料构成的组中选取的一种类型硅；绝缘硅(SOI)；SiGe；绝缘SiGe(SGOI)；应变硅；应变绝缘硅；以及GaAs。
64.如权利要求62所述的晶体管，其中深源极区和深漏极区延伸至外延层下的衬底中。
65.如权利要求62所述的晶体管，其中源极延伸区和漏极延伸区延伸至衬底的一部分中。
66.如权利要求62所述的晶体管，其中栅极电极延伸至形成在衬底上侧部分内的沟槽中。
67.一种MOS晶体管，其具有抬升的源极和漏极结构，包括衬底，在其上部中具有沟槽；栅极介电层，作为沟槽的内衬；栅极电极，在栅极介电层上，栅极电极延伸至沟槽内，其中栅极介电层延伸过栅极电极的底部和下侧部分；外延层，临近栅极介电层，在衬底上；源极延伸区和漏极延伸区，在外延层中，临近栅极电极下侧部分处的栅极介电层，其通过用杂质掺杂外延层形成；绝缘间隔壁，在栅极电极上侧部分处的外延层上；以及深源极区和深漏极区，临近与栅极电极相对的源极延伸区和漏极延伸区，其中深源极区和深漏极区通过使用栅极电极和绝缘间隔壁作为掩模用杂质掺杂外延层来形成。
68.如权利要求67所述的晶体管，其中衬底为从由以下材料构成的组中选取的一种类型硅；绝缘硅(SOI)；SiGe；绝缘SiGe(SGOI)；应变硅；应变绝缘硅；以及GaAs。
69.如权利要求67所述的晶体管，其中深源极区和深漏极区延伸至外延层下的衬底中。
70.如权利要求67所述的晶体管，其中源极延伸区和漏极延伸区延伸至外延层下的衬底中。
71.如权利要求67所述的晶体管，其中沟槽的深度小于50nm。
72.一种MOS晶体管，其具有抬升的源极和漏极结构，包括栅极介电层，在衬底上；栅极电极，在栅极介电层上，其中栅极介电层延伸过栅极电极的底部和下侧部分；外延层，临近栅极介电层，在衬底上；以及第一源极区和第一漏极区，在外延层中，临近栅极电极下侧部分处的栅极介电层。
73.如权利要求72所述的晶体管，还包括绝缘间隔壁，在栅极电极上侧部分处的外延层上。
74.如权利要求72所述的晶体管，其中栅极介电层延伸过栅极电极的底部和下侧部分。
75.如权利要求72所述的晶体管，其中第一源极区和第一漏极区通过用杂质掺杂外延层形成。
76.如权利要求72所述的晶体管，还包括临近与栅极电极相对的第一源极区和第一漏极区的第二源极区和第二漏极区。
77.如权利要求76所述的晶体管，其中第二源极区和第二漏极区通过使用栅极电极和绝缘间隔壁作为掩模用杂质掺杂暴露的表面来形成。
78.如权利要求76所述的晶体管，其中第一源极区和第一漏极区包括源极延伸区和漏极延伸区，并且其中第二源极区和第二漏极区包括深源极区和深漏极区。
79.如权利要求76所述的晶体管，其中第一源极区和第一漏极区的深度小于第二源极区和第二漏极区的深度。
80.如权利要求76所述的晶体管，其中第二源极区和第二漏极区延伸至衬底的一部分中。
81.如权利要求76所述的晶体管，其中第一源极区和第一漏极区延伸至衬底的一部分中。
82.如权利要求72所述的晶体管，其中衬底为从由以下材料构成的组中选取的一种类型硅；绝缘硅(SOI)；SiGe；绝缘SiGe(SGOI)；应变硅；应变绝缘硅；以及GaAs。
83.如权利要求72所述的晶体管，其中外延层包括硅或硅锗。
84.如权利要求72所述的晶体管，其中栅极介电层和栅极电极延伸至形成于衬底上部内的沟槽中。
85.如权利要求84所述的晶体管，其中沟槽具有小于50nm的深度。
86.如权利要求72所述的晶体管，还包括栅极电极下和邻近栅极电极下侧部分的衬底中的沟道区。
87.如权利要求72所述的晶体管，其中栅极介电层包括从由以下材料构成的材料组中选取的材料氧化硅膜；氮氧化硅(SiON)；氧化钽；以及高介电常数材料。
88.如权利要求72所述的晶体管，其中栅极介电层使用沉积或热氧化工艺形成。
89.如权利要求72所述的晶体管，其中栅极电极包括从由以下材料构成的材料组中选取的材料多晶硅膜；硅锗膜；硅化物膜；金属膜；以及叠层膜。
90.如权利要求72所述的晶体管，还包括栅极电极与绝缘间隔壁之间的氧化硅缓冲层。
91.如权利要求72所述的晶体管，还包括源极区、漏极区和栅极电极上的硅化物膜。
92.如权利要求91所述的晶体管，其中硅化物膜包括从由以下材料构成的组中选取的材料Co、Ni、W、Ti、及其组合。
全文摘要
本发明公开了一种具有抬升的源极和漏极结构的金氧半晶体管及其制造方法，该晶体管包括源极延伸区和漏极延伸区，其中抑制或消除了掺杂剂在沟道区内的扩散。这部分地通过抬升源极延伸区和漏极延伸区至形成在下面的衬底上的外延层中来实现。由此，增大了有效沟道长度，同时限制了掺杂剂扩散至沟道区中。按此方式，可以通过控制源极延伸区和漏极延伸区、源极区和漏极区各自的几何形状(例如，深度和宽度)、沟道宽度以及可选地形成在下面的衬底中的沟槽，精确地确定晶体管的性能特性。在几个实施例中，源极区和漏极区以及源极延伸区和漏极延伸区可部分或完全延伸穿过外延层，或者甚至延伸至下面的半导体衬底中。
文档编号H01L29/49GK1525542SQ20031011970
公开日2004年9月1日 申请日期2003年12月3日 优先权日2003年2月28日
发明者高荣健, 吴昌奉 申请人:三星电子株式会社