专利名称：绝缘体上硅衬底和半导体集成电路器件的制作方法
技术领域：
本发明涉及绝缘体上硅(SOI)衬底和减少噪声的半导体集成电路(IC)器件。具体地，本发明涉及SOI衬底和用于实现较大元件封装密度的SOIIC器件。
背景技术：
在迄今为止开发的SOI技术中，埋入氧化层(BOX)形成在硅衬底上，SOI层形成在BOX层上，包括MOS晶体管或类似物的IC形成在SOI层中。采用该技术，可以高速驱动晶体管(例如，专利文献1日本待审专利申请公开No.2001-339071)。
然而近来，半导体IC器件的工作频率已相当高，并且分配了较大的面积用于电源布线和地布线。当半导体IC器件高频工作时，有可能发生包括短暂电流尖峰的电源电压波动。此外，在包括多个电路的IC中，噪声会从一个电路传播到另一个电路，由此会在IC中发生故障。
为了抑制电源电压中的波动，可以使用将去耦电容器并连到电源的技术。采用该技术，可以减小电源噪声并且可以抑制电源电压中的波动，由此可以防止电源噪声和电源电压波动造成的半导体IC的故障。为了实现该目的，对于每个芯片或封装，连接到电源的去耦电容器的电容必须为几十nF。在已知的半导体IC器件中，放置去耦电容器的专用区域提供在为元件形成区的核心部分与I/O部分之间的每个边中，通过使用金属氧化物半导体(MOS)形成去耦电容器。
然而在该已知的半导体IC器件中，必须提供用于去耦电容器的专用区域。因此，元件的封装密度不利地降低。
为了克服该问题，现已公开了另一技术。也就是，多晶硅层形成在元件形成区中半导体衬底上的元件一侧，去耦电容器形成在半导体衬底表面上的多晶硅层和扩散层之间(例如，专利文献2日本待审专利申请公开No.10-12825(第3页及图1和2))。专利文献2介绍了在该结构中不需要用于去耦电容器的专用区域。
然而在该已知技术中，去耦电容器形成在元件形成区中的元件一侧，由此元件形成区不利地增加。
此外，现已公开了在半导体元件上提供多层布线结构和在其上依次形成电极、介质层和电极以形成去耦电容器的技术(例如，专利文献3日本待审专利申请公开No.2002-124636(第3-5页及图7))。专利文献3介绍了可以在半导体器件中提供大电容的去耦电容器。
另一方面，现已知提供保护环包围易受噪声影响的电路的技术(例如，专利文献4日本待审专利申请公开No.2001-0044277)。该技术用于防止噪声从一个电路传播到另一个电路。
然而，在专利文献3介绍的技术中，由于去耦电容器提供在多层布线结构上，因此焊盘电极或类似物不能提供在多层布线结构上提供有去耦电容器的区域中。因此，半导体IC器件中的布局自由度受到限制，由此器件的尺寸增加。此外，为了在多层布线结构上提供去耦电容器，需要至少形成下层电极的步骤、形成介质层的步骤以及形成上层电极的步骤。由此，半导体IC器件的制造工艺变得复杂并且制造成本增加。
此外，在专利文献4中介绍的提供保护环的技术中，通过提供保护环包围电路，元件形成区不利地减小。
发明内容
因此，本发明的一个目的是提供一种SOI衬底和半导体IC器件，不需要为如去耦电容器和保护环的减小噪声的结构提供专用区域。
根据本发明的SOI衬底包括基衬底；设置在部分基衬底中并且电阻率低于基衬底电阻率的第一半导体区；设置在基衬底上的绝缘膜；以及设置在绝缘膜上由此形成半导体集成电路的半导体层。
在本发明中，当使用根据本发明的SOI衬底制造半导体IC器件时，半导体区可以连接到外部电源，以向其提供电源电位。因此噪声可以被半导体区吸收。由此，可以保护设置在半导体层中的IC不受噪声影响，并且可以防止IC产生的噪声传播到另一IC。而且，不需要提供半导体区作为专用区，由此器件可以小型化。
根据本发明的半导体IC器件，包括基衬底；设置在部分基衬底中并且电阻率低于基衬底电阻率的第一半导体区，第一电位施加到第一半导体区；设置在基衬底上的绝缘膜；设置在绝缘膜上半导体层；以及设置在半导体层中的集成电路。
在本发明中，半导体区吸收了噪声，并防止了IC故障，可以防止由IC产生的噪声影响另一IC。而且，不需要提供半导体区作为专用区，由此器件可以小型化。
基衬底可以包括第一导电半导体，第一半导体区可以包括具有的杂质浓度高于基衬底杂质浓度的第一导电半导体。而且，半导体IC器件还包括保护环，保护环包括导电材料并设置在半导体层中以包围集成电路并连接到第一半导体区。采用该结构，可以更有效地吸收噪声。
基衬底可以包括第一导电半导体，第二电位可以施加到基衬底，第一半导体区可以包括第二导电半导体，并且去耦电容器可以形成在基衬底和第一半导体区之间。由基衬底和第一半导体区之间界面处的PN结形成去耦电容器。采用该结构，可以吸收电源噪声，并且IC可以稳定地操作。
半导体IC器件还可以包括延伸穿过半导体层和绝缘膜并连接到第一半导体区的第一过孔，并且第一电位可以通过第一过孔施加到第一半导体区。而且，半导体IC器件还可以包括设置在与第一半导体区相同层中的第一导电接触区；以及延伸穿过半导体层和绝缘膜并连接到接触区的第二过孔。第二电位可以通过接触区和第二过孔施加到基衬底。备选地，第二电位可以通过基衬底的背面施加到基衬底。
而且，半导体IC器件还可以包括设置在基衬底中并包括与第一半导体区中半导体不同类型的半导体的第二半导体区，第二电位施加到第二半导体区。去耦电容器可以形成在第一和第二半导体区之间。通过第一和第二半导体区之间界面处的PN结形成去耦电容器。采用该结构，可以吸收电源噪声并且IC可以稳定地工作。
第二半导体区设置在基衬底的整个上表面上，第一半导体区可以设置在第二半导体区的整个上表面上。此外，第一和第二半导体区可以设置在基衬底的上表面上的相同层中。优选，第一和第二半导体区设置在相同层中时，第一和第二半导体区的每一个包括多个分支，多个分支相互平行排列并且连接到根部，从而当从基衬底的上表面看时，形成梳形，第一和第二半导体区的分支相互叉合，由此第一和第二半导体区相互接触。采用该结构，第一和第二半导体区之间的界面面积增加，并且可以增加去耦电容器的电容值。
第一和第二半导体区可以是通过外延生长形成的层。此时，可以得到具有高晶体一致性和晶体缺陷减少的半导体区，由此可以降低漏电流。
备选地，可以通过将杂质掺杂到基衬底内形成第一和第二半导体区。以此方式，每个区域可以形成任意形状，以具有任意面积。
根据本发明，通过使用包括基衬底、设置在部分基衬底中并且电阻率低于基衬底电阻率的半导体区的SOI衬底，可以制造能吸收噪声的小型化半导体IC器件。因此，半导体IC器件可以稳定地工作。
图1示出了根据本发明第一实施例的SOI衬底的剖面图；图2A示出了根据第一实施例的半导体IC器件的平面图，图2B为沿图2A的线A-A截取的剖面图；图3示出了根据第一实施例的变形的半导体IC器件的剖面图；图4示出了根据本发明第二实施例的半导体IC器件的剖面图；图5示出了根据本发明第三实施例的SOI衬底的剖面图；图6A示出了根据第三实施例的半导体IC器件的剖面图，图6B为它的平面图；图7示出了根据本发明第四实施例的半导体IC器件的剖面图；图8示出了根据本发明第五实施例的半导体IC器件的剖面图；图9示出了根据本发明第六实施例的SOI衬底的剖面图；图10示出了根据第六实施例的半导体IC器件的剖面图；图11示出了根据本发明第七实施例的SOI衬底的剖面图；图12示出了根据第七实施例的半导体IC器件的剖面图；图13示出了根据本发明第八实施例的半导体IC器件的剖面图；图14示出了根据本发明第九实施例的半导体IC器件的剖面图；图15A到15D示出了制造SOI衬底的第一方法中各步骤的剖面图；图16A和16B示出了制造SOI衬底的第二方法中各步骤的剖面图；
图17A到17C示出了制造SOI衬底的第三方法中各步骤的剖面图；图18示出了第三制造方法的变形的剖面图；图19A到19C示出了制造SOI衬底的第四方法中各步骤的剖面图；图20A和20B示出了制造半导体IC器件的第一方法中各步骤的剖面图；图21A和21B示出了制造半导体IC器件的第二方法中各步骤的剖面图；图22A和22B示出了制造半导体IC器件的第三方法中各步骤的剖面图；以及图23A和23B示出了制造半导体IC器件的第四方法中各步骤的剖面图。
具体实施例方式
下面参考附图介绍本发明的各实施例。首先，介绍第一实施例。图1示出了根据本实施例的SOI衬底1的剖面图；图2A示出了根据本实施例的半导体集成电路(IC)器件11的平面图，图2B为沿图2A的线A-A截取的剖面图。在图2A中，没有示出以后介绍的侧壁21和25、过孔29和30、布线31和32、电源电位布线VDD以及地电位布线GND。
如图1所示，本实施例的SOI衬底包括基衬底2，基衬底2包括P-型硅，P+型硅层3设置在基衬底2的整个上表面上，N+型硅层4设置在P+型硅层3的整个上表面上。而且，埋入氧化物(BOX)层5设置在N+型硅层4的整个上表面上，SOI层6设置在BOX层5的整个上表面上。
整个SOI衬底1的厚度例如为300到800μm，其中P+型硅层3为50到300nm厚，N+型硅层4为50到300nm厚，BOX层5为150nm厚，SOI层6为250nm厚。此外，如硼(B)的P型杂质掺杂到基衬底2和P+型硅层3内。基衬底2的杂质浓度为1×1015cm-3，P+型硅层3的杂质浓度为1×1017cm-3，高于基衬底2的。而且，如磷(P)的N型杂质掺杂到N+型硅层4内，它的杂质浓度为1×1017cm-3。
如图2A和2B所示，通过处理图1所示的SOI衬底1制造本实施例的半导体IC器件11。半导体IC器件11包括基衬底2，P+型硅层3设置在基衬底2的整个上表面上，N+型硅层4和P+型硅层12设置在P+型硅层3上的相同层中。也就是，N+型硅层4设置在P+型硅层3的一部分上表面中，P+型硅层12设置在其它区域中。此外，BOX层5和SOI层6设置在N+型硅层4和P+型硅层12的整个上表面上。
N阱13和P阱14设置在SOI层6中，元件隔离膜15设置在N阱13和P阱14之间。元件隔离膜15的下端接触BOX层5的上表面。由此，N阱13和P阱14通过元件隔离膜15相互绝缘。PMOS晶体管16和n型扩散区33设置在N阱13中，NMOS晶体管17和P型扩散区34设置在P阱14中。
作为源和漏的两个p型扩散区18设置在N阱13的表面上，N阱13中的P型扩散区18之间的区域作为沟道区。栅极绝缘膜19设置在沟道区中，包括多晶硅或类似物的栅电极20设置在栅极绝缘膜19上。而且，包括硅氧化物膜或类似物的侧壁21设置在栅极绝缘膜19和栅电极20的侧面。N阱13、P型扩散区18、栅极绝缘膜19、栅电极20和侧壁21形成PMOS晶体管16。
类似地，作为源和漏的两个n型扩散区22设置在p阱14的表面上，p阱14中的n型扩散区22之间的区域作为沟道区。栅极绝缘膜23和栅电极24设置在沟道区中，侧壁25设置在栅极绝缘膜23和栅电极24的侧面。P阱14、n型扩散区22、栅电极24、栅极绝缘膜23和侧壁25形成NMOS晶体管17。PMOS晶体管16和NMOS晶体管17作为半导体IC器件11的IC的一部分。
此外，n型扩散区33设置在N阱13的上表面上，由此n型扩散区33通过STI区28与p型扩散区18隔开。过孔26延伸穿过n型扩散区33、N阱13以及BOX层5。过孔26的下端连接到N+型硅层4，它的上端连接到电源电位布线VDD，上和下端之间的部分通过n型扩散区33连接到N阱13。类似地，p型扩散区34设置在P阱14上，由此p型扩散区34通过STI区28与n型扩散区22隔开。过孔27延伸穿过p型扩散区34、P阱14以及BOX层5。过孔27的下端连接到P+型硅层12，它的上端连接到地电位布线GND，上和下端之间的部分通过p型扩散区34连接到P阱14。在SOI层6的上表面中，STI区28设置在没有提供有元件隔离膜15、PMOS晶体管16、NMOS晶体管17、过孔26和27、n型扩散区33以及p型扩散区34的区域中。STI区28为部分隔离膜，它的下端没有接触BOX层5。栅电极20和24分别通过过孔29和30连接到布线31和32。钨(W)或掺杂的多晶硅嵌在过孔26、27、29和30中。
采用该结构，电源电位通过电源电位布线VDD和过孔26提供到N+型硅层4，地电位通过地电位布线GND和过孔27提供到P+型硅层3和12。由此，去耦电容器C1形成在N+型硅层4和P+型硅层3和12之间。
接下来，介绍本实施例的半导体IC器件11的操作。当驱动PMOS晶体管16时，就在N阱13中作为源和漏的p型扩散区18下面的区域中产生耗尽层，耗尽层到达BOX层5。由此，减少了PMOS晶体管16中的寄生电容，就在N阱13的沟道区下面产生电浮动的中性区(本体)。此时，通过将电源电位施加到电源电位布线VDD，电源电位通过过孔26施加到中性区，中性区中的电位微弱地固定。因此，可以高速驱动PMOS晶体管16。类似地，可以高速驱动NMOS晶体管17。
同样，通过将电源电位施加到地电位布线GND，电源电位通过过孔26施加到N+型硅层4。另一方面，通过将地电位施加到地电位布线GND，地电位通过过孔27施加到P+型硅层3和12。由此，反偏的PN结形成在N+型硅层4和P+型硅层3和12之间。因此，与电源并联连接的去耦电容器C1形成在半导体IC器件11中。
以此方式，在第一实施例中，与电源并联连接的去耦电容器C1形成在BOX层5下面。采用这种设置，不需要为去耦电容器提供专用的区域，并且可以减小电源噪声。因此，可以防止由电源噪声引起的IC故障，并且半导体IC器件11可以小型化。
此外，在本实施例中，去耦电容器没有提供在IC上，由此IC的布局自由度没有受限制。因此，半导体IC器件11可以进一步小型化。
此外，在本实施例中，施加到电源电位布线VDD的电源电位可以与驱动PMOS晶体管16和NMOS晶体管17的电源电位不同。因此，例如通过将晶体管的驱动电压设置为1V并将施加到电源电位布线VDD的电源电位，以在地电位和电源电位之间的形成去耦电容器C1电源电位设置为2V，可以高速地驱动晶体管，并且可以增加去耦电容器C1的电容。
而且，在本实施例中，由于IC提供在SOI衬底上，因此可以高速驱动IC。
在本实施例中，基衬底2包括P型硅。备选地，基衬底2可以包括如玻璃、本征半导体或类似物的绝缘材料。因此可以防止穿过基衬底2的噪声传播。
在本实施例的SOI衬底1和半导体IC器件11中，N+型硅层4设置在P+型硅层3上。备选地，P+型硅层可以设置在N+型硅层上。此时，N+型硅层局部地形成在上面的P+型硅层中，由此电源电位可以通过局部形成的N+型硅层施加到下面的N+型硅层。此外，地电位施加到P+型硅层。
而且，在本实施例中，过孔26延伸穿过N阱13，过孔27延伸穿过P阱14。备选地，过孔延伸穿过元件隔离膜15。以此方式，第一实施例也可以应用到除专利文献1公开的IC之外的其它IC，也就是，包括将固定MOS晶体管的中性区中的电位的接触的IC。
此外，为了增加N+型硅层4和P+型硅层3和12之间的面积，N+型硅层4和P+型硅层12可以处理成其它的形状。例如，当从相对于基衬底2上表面的垂直方向看时，N+型硅层4可以形成栅格形状，P+型硅层12可以排列成矩阵形状。P+型硅层3均匀地提供在整个表面上。因此，PN结的面积可以增加，同样可以增加去耦电容器的电容值。
此外，在本实施例中，硼(B)用做P型杂质。备选地，可以使用铟(In)。同样，在本实施例中可以使用磷(P)作为N型杂质，但可以使用砷(As)或锑(Sb)。这与下面的实施例相同。
接下来，介绍第一实施例的变形。图3示出了根据该变形的半导体IC器件39的剖面图。如图3所示，在半导体IC器件39中，过孔26延伸穿过元件隔离膜15和BOX层5，以连接到N+型硅层4。同样，过孔27延伸穿过元件隔离膜15和BOX层5，以连接到P+型硅层12。采用该结构，过孔26和27没有分别连接到N阱13和P阱14。
另一方面，过孔37通过n型扩散区33连接到N阱13。过孔37的上端连接到布线35，它的下端连接到n型扩散区33。此外，过孔38通过p型扩散区34连接到P阱14。过孔38的上端连接到布线36，它的下端连接到p型扩散区34。除此之外，半导体IC器件39的结构与根据第一实施例的半导体IC器件11的相同。
在本变形中，通过将预定的电位施加到布线35，通过过孔37可以固定PMOS晶体管16的中性区(本体)的电位。同样，通过将预定的电位施加到布线36，通过过孔38可以固定NMOS晶体管17的中性区的电位。另一方面，通过施加到电源电位布线VDD和地电位布线GND的电压控制去耦电容器C1的电容值。因此，形成去耦电容器C1的电位与固定每个晶体管的中性区的电位不同，由此可以确定去耦电容器C1的电容值，而与晶体管的驱动条件无关。
接下来，介绍本发明的第二实施例。图4示出了根据本实施例的半导体IC器件41的剖面图。如图4所示，通过处理第一实施例的SOI衬底1(参见图1)可以制造半导体IC器件41。半导体IC器件41与第一实施例的半导体IC器件11(参见图2A和2B)的不同之处在于P+型硅层3通过基衬底2的背面，也就是没有提供P+型硅层3的表面，连接到地电位布线GND。因此，图2B所示的过孔27和P+型硅层12没有设置在半导体IC器件41中，N+型硅层4设置在P+型硅层3的整个上表面上。基衬底2包括P-型硅。此外，过孔38通过p型扩散区34连接到P阱14。过孔38的上端连接到布线36，它的下端连接到p型扩散区34。采用该结构，反偏的PN结形成在P+型硅层3和N+型硅层4之间，形成与电源并联连接的去耦电容器C2。除此之外，本实施例的操作与第一实施例中的相同。
在第二实施例中，与电源并联连接的去耦电容器C2可以形成在P+型硅层3和N+型硅层4之间。因此半导体IC器件41可以最小化，可以抑制电源噪声。同样，由于不需要P+型硅层12，制造工艺比第一实施例中的简单。此外，由于不需要过孔27，因此半导体IC器件41可以进一步最小化。除此之外，本实施例的优点与第一实施例中的相同。
接下来，介绍本发明的第三实施例。图5示出了根据本发明本实施例的SOI衬底7的剖面图；图6A示出了根据本实施例的半导体IC器件42的剖面图，图6B为它的平面图。如图5所示，根据本实施例的SOI衬底7包括基衬底2，基衬底2包括P-型硅，N+型硅层4设置在基衬底2的整个上表面上，BOX层5设置在N+型硅层4的整个上表面上，SOI层6设置在BOX层5的整个上表面上。除此之外，SOI衬底7的结构与根据第一实施例的SOI衬底1(参见图1)的相同。
如图6A所示，通过处理SOI衬底7制造根据本实施例的半导体IC器件42。半导体IC器件42包括基衬底2，基衬底2包括P-型硅，N+型硅层43和P+型硅层44设置在基衬底2上的相同层中。如图6B所示，当从相对于基衬底2上表面的垂直方向看时，N+型硅层43和P+型硅层44的每一个是梳形。也就是，N+型硅层43包括根部43a和相互平行排列的多个分支43b。每个分支的一端连接到根部43a。类似地，P+型硅层44包括根部44a和相互平行排列的多个分支44b。每个分支的一端连接到根部44a。N+型硅层43的分支43b和P+型硅层44的分支44b相互叉合，由此N+型硅层43和P+型硅层44相互接触。N+型硅层43和P+型硅层44覆盖基衬底2的整个上表面。也就是，在基衬底2的上表面上，没有提供N+型硅层43的区域提供有P+型硅层44。图6B仅示出了N+型硅层43和P+型硅层44。此外，BOX层5设置在N+型硅层43和P+型硅层44上，SOI层6设置在BOX层5的整个上表面上。PMOS晶体管16和NMOS晶体管17设置在SOI层6中。
此外，过孔26延伸穿过SOI层6和BOX层5，过孔26连接到电源电位布线VDD和N+型硅层43。同样过孔27延伸穿过SOI层6和BOX层5，过孔27连接到地电位布线GND和P+型硅层44。采用该结构，电源电位通过过孔26施加到N+型硅层43，地电位通过过孔27施加到P+型硅层44。由此，反偏的PN结形成在N+型硅层43和P+型硅层44之间，形成与电源并联连接的去耦电容器C3。除此之外，本实施例的半导体IC器件42操作与第一实施例中的半导体IC器件11的相同。
与以上介绍的SOI衬底1相比，本实施例的SOI衬底7不包括P+型硅层3(参见图1)，由此降低了制造成本。此外，由于可以使用SOI衬底7制造本实施例的半导体IC器件42，因此降低了制造成本。下面将介绍半导体IC器件42的制造方法。此外，在半导体IC器件42，通过形成梳形的N+型硅层43和P+型硅层44，可以增加这些层之间的接触面积，由此去耦电容器C3的电容值可以增加。因此，可以更有效地抑制电源噪声。本实施例的优点与第一实施例中的相同。
在第三实施例中，N+型硅层43和P+型硅层44的每一个为梳形。然而，可以采用任何形状，只要PN结形成在N+型硅层43和P+型硅层44之间。
此外，可以省略过孔27，地电位可以通过包括P-型硅的基衬底2施加到P+型硅层44。备选地，基衬底2可以包括N-型硅，电源电位可以通过基衬底2施加到N+型硅层43。此时，可以省略过孔26。
下面介绍本发明的第四实施例。图7示出了根据本实施例的半导体IC器件45。如图7所示，通过处理第三实施例的SOI衬底7制造根据本实施例的半导体IC器件45。与根据第一实施例的半导体IC器件11(参见图2A和2B)相比，半导体IC器件45不包括P+型硅层3，并且N+型硅层4和P+型硅层46设置在包括P-型硅的基衬底2上的相同层中。过孔26连接在电源电位布线VDD和N+型硅层4之间，过孔27连接在地电位布线GND和P+型硅层46之间。采用该结构，电源电位通过电源电位布线VDD和过孔26施加到N+型硅层4，地电位通过地电位布线GND、过孔27以及P+型硅层46施加到基衬底2。由此，反偏的PN结形成在N+型硅层4和基衬底2之间，由此形成了与电源并联连接的去耦电容器C4。除此之外，本实施例的操作与第一实施例中的相同。
在第四实施例中，由于与电源并联连接的去耦电容器C4可以形成在N+型硅层4和基衬底2之间，因此半导体IC器件45可以小型化，并且可以抑制电源噪声。同样，在本实施例中，与第一实施例中不同可以省略P+型硅层3(参见图4)，由此可以降低制造成本。另一方面，在第一实施例中，去耦电容器C1可以形成在P+型硅层3和N+型硅层4之间，其中杂质浓度高于基衬底2的。因此可以比第一实施例中更容易地增加去耦电容器的电容值。本实施例的优点与第一实施例中的相同。
接下来，介绍本发明的第五实施例。图8示出了根据本实施例的半导体IC器件47的剖面图。如图8所示，通过处理第三实施例的SOI衬底7制造根据本实施例的半导体IC器件47。与根据第二实施例的半导体IC器件41(参见图4)相比，半导体IC器件47不包括P+型硅层3，并且N+型硅层4设置在包括P-型硅的基衬底2上。基衬底2通过它的背面连接到地电位布线GND。采用该结构，电源电位通过电源电位布线VDD和过孔26施加到N+型硅层4，地电位施加到基衬底2。由此，反偏的PN结形成在N+型硅层4和基衬底2之间，由此形成了与电源并联连接的去耦电容器C5。除此之外，本实施例的操作与第二实施例中的相同。
在第五实施例中，由于与电源并联连接的去耦电容器C5可以形成在N+型硅层4和基衬底2之间，因此可以抑制电源噪声。同样，在本实施例中，与第二实施例中不同可以省略P+型硅层3(参见图4)，由此可以降低制造成本。另一方面，在第二实施例中，去耦电容器C2可以形成在P+型硅层3和N+型硅层4之间，其中杂质浓度高于基衬底2的。因此可以比第五实施例中更容易地增加去耦电容器的电容值。本实施例的优点与第二实施例中的相同。
接下来，介绍本发明的第六实施例。图9示出了本实施例的SOI衬底8的剖面图，图10示出了本实施例的半导体IC器件48的剖面图。如图9所示，本实施例的SOI衬底8与第三实施例的SOI衬底7(参见图5)的不同之处在于N+型硅层4局部地设置在基衬底2的上表面中。除此之外，SOI衬底8的结构与SOI衬底7的相同。
如图10所示，通过处理SOI衬底8制造半导体IC器件48。在半导体IC器件48中，设置元件形成区49和分开元件形成区49的元件隔离区50。此外，半导体IC器件48包括基衬底2，基衬底2包括P-型硅，N+型硅层4局部地设置在元件隔离区50的一部分中的基衬底2的上表面中。此外，BOX层5设置在基衬底2和N+型硅层4的整个上表面上，SOI层6设置在BOX层5上。此外，如NMOS晶体管和PMOS晶体管(未示出)的有源元件设置在分开元件形成区49中的SOI层6上。另一方面，元件隔离区51设置在元件隔离区50中的SOI层6中。从相对于基衬底2的上表面的垂直方向看，N+型硅层4设置在元件隔离区50中，以使N+型硅层4的外边缘设置在元件隔离区50的外边缘内5μm或更多。换句话说，元件隔离区50的外边缘与N+型硅层4的外边缘之间的距离L为5μm或更多。
而且，过孔52延伸穿过元件隔离区51和BOX层5。过孔52的上端连接到电源电位布线VDD，它的下端连接到N+型硅层4。基衬底2通过它的背面连接到地电位布线GND。
采用这种结构，电源电位通过电源电位布线VDD和过孔52施加到N+型硅层4，地电位通过地电位布线GND施加到基衬底2。由此，反偏的PN结形成在N+型硅层4和基衬底2之间，由此形成了与电源并联连接的去耦电容器C6。
在根据第六实施例的半导体IC器件48中，通过电源电位施加到电源电位布线VDD并将地电位施加到地电位布线GND，与电源并联连接的去耦电容器C6形成在N+型硅层4和基衬底2之间。因此，半导体IC器件48可以小型化并且可以降低电源噪声。
此外，由于N+型硅层4没有设置在元件形成区49正下面，因此噪声没有穿过N+型硅层4在元件之间传播。除此之外，本实施例的优点与第五实施例中的相同。
在第六实施例中，基衬底2通过它的背面连接到地电位布线GND。此外，可以设置延伸穿过BOX层5的过孔，由此基衬底2可以通过过孔连接到存在于基衬底2之上的地电位布线GND。此外，在本实施例中，仅N+型硅层4设置在基衬底2的上表面中。备选地，P+型硅层可以设置在基衬底2和N+型硅层4之间，由此去耦电容器可以形成在P+型硅层和N+型硅层4之间。同样，N+型硅层和P+型硅层可以形成在基衬底2的部分上表面中的相同层中，去耦电容器可以形成在这两层之间。此时，N+型硅层和P+型硅层可以为梳形，由此和第三实施例中一样，这两层相互接触。当设置N+型硅层和P+型硅层时，地电位可以通过基衬底2或过孔施加到P+型硅层。
下面介绍本发明的第七实施例。图11示出了根据本实施例的SOI衬底9的剖面图，图12示出了根据本实施例的半导体IC器件53的剖面图。如图11所示，SOI衬底9包括基衬底2，基衬底2包括P-型硅，P+型硅层3设置在基衬底2的整个上表面上，BOX层5设置在P+型硅层3的整个上表面上，SOI层6设置在BOX层5的整个上表面上。除此之外，SOI衬底9的结构与根据第一实施例的SOI衬底1(参见图1)的相同。
如图12所示，通过处理SOI衬底9制造本实施例的半导体IC器件53。半导体IC器件53包括基衬底2，基衬底2包括P-型硅，P+型硅层3设置在基衬底2的整个上表面上，BOX层5设置在P+型硅层3的整个上表面上，SOI层6设置在BOX层5的整个上表面上。
包括PMOS晶体管16和NMOS晶体管17的集成电路设置在SOI层6中。PMOS晶体管16和NMOS晶体管17的结构与第一实施例中的相同，元件隔离膜15设置在SOI层6中PMOS晶体管16和NMOS晶体管17之间的区域中。此外，STI区28设置在没有提供PMOS晶体管16、NMOS晶体管17或SOI层6上表面中元件隔离膜15的区域中。
此外，过孔27延伸穿过p型扩散区34、SOI层6中的P阱14以及BOX层5。过孔27的上端连接到地电位布线GND，它的下端连接到P+型硅层3。
在本实施例的半导体IC器件53中，通过将地电位施加到地电位布线GND，地电位通过过孔27施加到P+型硅层3。因此，P+型硅层3的电位可以固定到地电位。
以此方式，在第七实施例中，由于P+型硅层3的电位可以固定到地电位，因此P+型硅层3可以吸收噪声。由此，可以保护包括PMOS晶体管16和NMOS晶体管17的集成电路不受外部施加的噪声影响。此外，可以防止由集成电路产生的噪声对其它IC操作的坏影响。
由于P+型硅层3设置在BOX层5下面，因此不需要提供用于P+型硅层3的专用区域。由此，半导体IC器件53可以最小化。
此外，由于IC设置在SOI衬底上，因此可以高速驱动IC。
在第七实施例中，基衬底2包括P-型硅。备选地，基衬底2可以包括如玻璃、本征半导体或类似物的绝缘材料。因此可以防止穿过基衬底2的噪声传播。此外，基衬底2包括N-型硅，P+型硅层3可以用N+型硅层代替。
下面介绍本发明的第八实施例。图13示出了根据本实施例的半导体IC器件54的剖面图。如图13所示，通过处理SOI衬底9(参见图11)可以制造半导体IC器件54。与根据第七实施例的半导体IC器件53(参见图12)相比，半导体IC器件45不包括过孔27，包括P-型硅的基衬底2通过它的背面连接到P-型硅。除此之外，半导体IC器件45的结构和操作与根据第七实施例的半导体IC器件53的相同。
在根据第八实施例的半导体IC器件54中，通过将地电位施加到地电位布线GND，地电位通过基衬底2施加到P+型硅层3。因此，P+型硅层3的电位可以固定到地电位。
与第七实施例相比，在第八实施例中省略了过孔27(参见图12)，由此，半导体IC器件45可以进一步小型化。除此之外，本实施例的优点与第七实施例的相同。然而，由于基衬底2要连接P+型硅层3和地电位布线GND，基衬底2必须包括P型硅或导电材料。
下面介绍本发明的第九实施例。图14示出了根据本实施例的半导体IC器件55的剖面图。如图14所示，通过处理SOI衬底9(参见图11)可以制造半导体IC器件55。与根据第七实施例的半导体IC器件53(参见图12)相比，本实施例的半导体IC器件55包括保护环56，其环绕包括PMOS晶体管16和NMOS晶体管17的IC。保护环56延伸穿过BOX层5和SOI层6。它的下端连接到P+型硅层3，它的上端暴露在SOI层6的上表面中。保护环包括例如钨(W)或掺杂的多晶硅。因此，包括PMOS晶体管16和NMOS晶体管17的IC被保护环56和P+型硅层3三维地包围。此外，设置过孔57以连接保护环56和设置在SOI层6上的地电位布线GND。除此之外，半导体IC器件55的结构与根据第七实施例的半导体IC器件53的相同。
在本实施例的半导体IC器件55中，通过将地电位施加到地电位布线GND，地电位通过过孔57施加到保护环56和P+型硅层3。因此，保护环56和P+型硅层3的电位可以固定到地电位。
在本实施例中，保护环56和P+型硅层3可以吸收外部流入包括PMOS晶体管16和NMOS晶体管17的IC内的噪声。由此，可以防止外部流入噪声引起的IC故障。此外，可以防止IC中产生的噪声传播到另一个IC。与第七实施例相比，根据第九实施例的器件稍大，是由于设置保护环56和P+型硅层3以三维地包围包括PMOS晶体管16和NMOS晶体管17的IC。然而，可以更有效地吸收IC外部流入的噪声以及IC产生的噪声。除此之外，本实施例的优点与第七实施例中的相同。
在本实施例中，和第八实施例中的一样，地电位可以通过基衬底2施加到保护环56和P+型硅层3。此时，可以省略过孔57。
接下来，介绍根据以上介绍的每个实施例制造SOI衬底的方法。首先，介绍制造SOI衬底的第一方法。图15A到15D示出了制造SOI衬底的各步骤的剖面图。第一制造方法对应于根据第一实施例的SOI衬底1(参见图1)的制造方法。
首先，如图15A所示，制备包括P-型硅的基衬底2。然后，如图15B所示，使用化学汽相淀积(CVD)法或类似方法通过外延生长在基衬底2的整个表面上形成P+型硅层3。然后，如图15C所示，使用CVD法或类似方法通过外延生长在P+型硅层3的整个表面上形成N+型硅层4。之后，如图15D所示，在包括基衬底2、P+型硅层3以及N+型硅层4的衬底上叠加通过绑定BOX层5和SOI层6形成的衬底，通过加热将两个衬底相互绑定。因此，制造了图1所示的SOI衬底1。
根据第一制造方法，通过外延生长形成P+型硅层3和N+型硅层4，由此可以得到具有高晶体一致性和减少晶体缺陷的层。由此，可以减小P+型硅层3和N+型硅层4中的漏电流。
在第一制造方法中，如果没有形成P+型硅层3，仅N+型硅层4形成在基衬底2上，那么可以制造根据第三实施例的SOI衬底7(参见图5)。而且，如果没有形成N+型硅层4，仅P+型硅层3形成在基衬底2上，那么可以制造根据第七实施例的SOI衬底9(参见图11)。
下面介绍SOI衬底的第二制造方法。图16A和16B示出了制造SOI衬底的各步骤的剖面图。第二制造方法对应于根据第一实施例的SOI衬底1(参见图1)的制造方法。首先，在图15A到15C中所示的方法中通过外延生长在基衬底2上形成P+型硅层3和N+型硅层4。然后，如图16A所示，硅氧化物膜5a形成在N+型硅层4上。然后如图16B所示，在包括基衬底2、P+型硅层3、N+型硅层4以及硅氧化物膜5a的衬底上叠加通过绑定硅氧化物膜5b到SOI层6的衬底，两个衬底相互绑定。此时，硅氧化物膜5a和5b绑定在一层内，由此可以得到BOX层5。因此，制造了图1所示的SOI衬底1。
根据第二制造方法，由于氧化膜相互绑定，因此缺陷没有在绑定界面产生。除此之外，第二制造方法的优点与第一制造方法中的相同。
接下来，介绍SOI衬底的第三制造方法。图17A到17C示出了制造SOI衬底的各步骤的剖面图。第三制造方法对应于根据第一实施例的SOI衬底1(参见图1)的制造方法。首先，如图17A所示，制备包括P-型硅的基衬底2。然后，如图17B所示，如硼(B)离子的P型杂质掺杂到基衬底2内。此时，掺杂能量为20到100keV，剂量为1×1013到5×1013cm-2。因此，具有100到500nm厚度的P+型硅层58形成在基衬底2的上表面附近。硼不应该掺杂到基衬底2的上表面内。
然后，如图17C所示，如磷(P)离子的N型杂质掺杂到P+型硅层58内。此时，掺杂能量为30到150keV，剂量为1×1013到5×1013cm-2。因此，具有50到200nm厚度的N+型硅层4形成在P+型硅层58的上表面。同样，P+型硅层58的下部分，即没有改变成N+型硅层4的那部分为P+型硅层3。
之后，如图15D所示，在包括基衬底2、P+型硅层3以及N+型硅层4的衬底上叠加通过绑定BOX层5和SOI层6的衬底，通过加热将两个衬底相互绑定。因此，制造了图1所示的SOI衬底1。
在掺杂图17B所示的P型杂质的步骤中，可以掺杂铟离子代替硼离子。同样，在图17C所示的掺杂N型杂质的步骤中，可以掺杂砷离子或锑离子代替磷离子。此外，在图15D所示的绑定步骤中，和第二制造方法中一样，硅氧化物膜相互绑定。
此外，在本制造方法中，通过将N型杂质掺杂到基衬底2内以形成N+型硅层4且没有掺杂P型杂质，可以制造根据第三实施例的SOI衬底7(参见图5)。备选地，通过将P型杂质掺杂到基衬底2内以形成P+型硅层3且没有掺杂N型杂质，可以制造根据第七实施例的SOI衬底9(参见图11)。
而且，通过将N型杂质仅掺杂到基衬底2的一部分上表面内，N+型硅层4可以局部地形成在基衬底2的上表面内，由此可以制造根据第六实施例的SOI衬底8(参见图9)。以此方式，通过使用离子掺杂，N+型硅层4可以形成在任意的区域中。
接下来，介绍第三制造方法的变形。图18示出了根据该变形的制造方法的剖面图。首先，如图17A和17B所示，如硼离子的P型杂质掺杂到基衬底2内，以在基衬底2中50到200nm或更多以及250到400nm或更小的深度形成厚度200nm的P+型硅层58。然后，如图18所示，如磷离子的N型杂质掺杂到基衬底2内。此时，掺杂能量为30到150keV，剂量为1×1013到5×1013cm-2。因此，具有50到200nm厚度的N+型硅层4形成在基衬底2的上表面。同样，杂质浓度基本与基衬底2相同的硅层59形成在N+型硅层4a下面，由此硅层59接触N+型硅层4a。硅层59的厚度为100nm。P+型硅层58的下部分，也就是没有改变成硅层59的那部分为P+型硅层3a。P+型硅层3a的厚度为100nm。因此，P+型硅层3a、硅层59以及N+型硅层4a以此顺序形成在基衬底2上。
然后，在包括基衬底2、P+型硅层3、具有与基衬底2几乎相同的杂质浓度的硅层59以及N+型硅层4a的衬底上叠加通过绑定BOX层5和SOI层6形成衬底，通过加热将两个衬底相互绑定，例如在1000到1100℃的条件下加热30到2小时。在该加热步骤中，含在P+型硅层3a和N+型硅层4a中的杂质扩散到具有与基衬底2几乎相同的杂质浓度的硅层59内，由此P+型硅层3a和硅层59的下半部分变成P+型硅层3，N+型硅层4a和硅层59的上半部分变成N+型硅层4。同样，在P+型硅层3和N+型硅层4之间形成PN结。因此，制造图1所示的SOI衬底。除此之外，根据该变形的制造方法与第三制造方法相同。
下面介绍制造SOI衬底的第四方法。图19A到19C示出了制造SOI衬底的各步骤的剖面图。第四制造方法对应于根据第一实施例的SOI衬底1(参见图1)的制造方法。首先，如图19A所示，BOX层5形成在包括P-型的基衬底2的整个上表面上，SOI层6形成在BOX层5上，以通过常规的方法制备SOI衬底10。然后，如图19B所示，如硼(B)离子的P型杂质掺杂到SOI衬底10内。此时，掺杂能量为50到200keV，剂量为1×1013到5×1013m-2。因此，硼离子穿过SOI层6和BOX层5，到达基衬底2的上表面，具有100到400nm厚度的P+型硅层60形成在基衬底2的上表面中。
然后，如图19C所示，如磷(P)离子的N型杂质掺杂到SOI衬底10内。掺杂能量为100到300keV，剂量为1×1013到5×1013cm-2。因此，具有50到200nm厚度的N+型硅层4形成在P+型硅层60的上表面中。P+型硅层60的下部分，也就是没有改变成N+型硅层4的那部分为P+型硅层3。由此，制备了SOI衬底1。
在该制造方法中，如果仅N型杂质掺杂到基衬底2内以形成N+型硅层4并且如果没有掺杂P型杂质，那么可以制造根据第三实施例的SOI衬底7(参见图5)。备选地，如果仅将P型杂质掺杂到基衬底2内以形成P+型硅层3并且如果没有掺杂N型杂质，可以制造根据第七实施例的SOI衬底9(参见图11)。
而且，通过将N型杂质仅掺杂到基衬底2的一部分上表面内，N+型硅层4可以局部地形成在基衬底2的上表面内，由此可以制造根据第六实施例的SOI衬底8(参见图9)。此外，如果由于离子掺杂SOI层6的一部分中的杂质浓度变化，那么该部分可以变成N/P型或N型，当在一下步骤中形成阱或类似物时，通过充分调节浓度可以得到初始的杂质浓度。
接下来，介绍根据以上介绍的每个实施例制造半导体IC器件的方法。首先，介绍制造半导体IC器件的第一方法。图20A到20B示出了制造半导体IC器件的各步骤的剖面图。该制造步骤对应于根据第一实施例的半导体IC器件11(参见图2A和2B)的制造方法。
首先，如图1所示，通过使用任意以上介绍的方法制造SOI衬底1。然后，如图20A所示，氧化膜61形成在SOI衬底1的整个上表面上。氧化膜61保护SOI衬底1的上表面，并具有几十nm的厚度。然后，光致抗蚀剂62形成在氧化膜61上，进行曝光和显影用于构图。此时，开口63形成在下面步骤中将在光致抗蚀剂62中形成P+型硅层12的区域中。
然后，如图20B所示，使用光致抗蚀剂62作为掩模将如硼离子的P型杂质掺杂到SOI衬底1内。因此，部分N+型硅层4改变成P+型，由此形成P+型硅层12。然后除去光致抗蚀剂62。备选地，使用光致抗蚀剂62作为掩模选择性地除去氧化膜61、SOI层6以及BOX层5，由此形成延伸到N+型硅层4的开口，可以通过开口掺杂P型杂质以形成P+型硅层12。
然后，如图2B所示，除去氧化膜61，在SOI衬底6的上表面中选择性地形成STI区28，然后选择性地形成元件隔离膜15，以使它延伸到BOX层5。然后离子掺杂到SOI衬底6内，以便形成N阱13和P阱14。然后，在N阱13和P阱14上分别形成PMOS晶体管16和NMOS晶体管17，它们通过绝缘膜(未示出)嵌入。然后，形成过孔26和27，以使过孔延伸穿过绝缘膜、SOI衬底6以及BOX层5。此外，电源电位布线VDD以及地电位布线GND分别连接到过孔26和27的上端。由此，制造的半导体IC器件11。
接下来，介绍制造半导体IC器件的第二方法。图21A到21B示出了制造半导体IC器件的各步骤的剖面图。该制造步骤对应于根据第一实施例的半导体IC器件11(参见图2A和2B)的制造方法。
首先，如图11所示，通过使用任何以上介绍的方法制造SOI衬底9。然后，如图21A所示，氧化膜61形成在SOI衬底9的整个上表面上，光致抗蚀剂64形成在氧化膜61上。然后，对光致抗蚀剂64进行曝光和显影，构图光致抗蚀剂64以覆盖在以后步骤中将形成P+型硅层12的区域。
然后，如图21B所示，使用光致抗蚀剂64作为掩模将如磷离子的N型杂质掺杂到SOI衬底1内。可以使用砷离子或锑离子代替磷离子。因此，P+型硅层3的上部分改变成N+型硅层，由此形成N+型硅层4。此时，与N+型硅层4相同层并且没有改变成N+型硅层4仍为P+型的那部分为P+型硅层12。然后除去光致抗蚀剂64。
然后使用与第一方法相同的方法制造半导体IC器件，形成元件隔离膜15、PMOS晶体管16、NMOS晶体管17、STI区28、过孔26和27、电源电位布线VDD以及地电位布线GND，以制造半导体IC器件11。
在图21B所示本制造方法的掺杂P型杂质的步骤中，部分SOI层6可以改变成N型。此时，通过调节形成N阱13和P阱14步骤中杂质的掺杂条件，可以调节最终的杂质浓度。
在制造半导体IC器件的第一和第二方法中，如果基衬底2的背面连接到地电位布线GND没有形成过孔27，那么可以制造根据第二实施例的半导体IC器件41。
接下来，介绍制造半导体IC器件的第三方法。图22A到22B示出了制造半导体IC器件的各步骤的剖面图。该制造步骤对应于根据第三实施例的半导体IC器件42(参见图6A和6B)的制造方法。
首先，如图5所示，通过使用任何以上介绍的方法制造SOI衬底7。然后，如图22A所示，氧化膜61形成在SOI衬底7的整个上表面上，光致抗蚀剂65形成在氧化膜61上。然后，对光致抗蚀剂65进行曝光和显影，构图光致抗蚀剂65。此时，构图光致抗蚀剂65以覆盖在以后步骤中将形成P+型硅层43(参见图22B)的区域。如图6B所示，当从相对于基衬底2上表面的垂直方向看时，N+型硅层43和P+型硅层44的每一个是梳形。N+型硅层43和P+型硅层44相互接触。
然后，如图22B所示，使用光致抗蚀剂65作为掩模将如硼离子的P型杂质掺杂到SOI衬底7内。因此，部分N+型硅层4改变成P+型，由此形成P+型硅层44。此时，在N+型硅层4中，还没有转变成P+型硅层44仍为N+型的那部分为N+型硅层43。然后除去光致抗蚀剂65。
然后，通过使用和制造半导体IC器件的第一方法相同的方法，形成元件隔离膜15、PMOS晶体管16、NMOS晶体管17、STI区28、过孔26和27、电源电位布线VDD以及地电位布线GND，以制造根据第三实施例的半导体IC器件42(参见图6A和6B)。
备选地，为了制造根据第三实施例的半导体IC器件42，可以使用SOI衬底9(参见图11)，要形成P+型硅层44(参见图6A)的区域可以由光致抗蚀剂覆盖，可以使用光致抗蚀剂作为掩模掺杂N型杂质形成N+型硅层43。该方法也适用于制造半导体IC器件42。
在第三制造方法中，通过形成包括P-型硅的基衬底2、掺杂P型杂质以将部分N+型硅层4改变成P+型硅层46(参见图7)、将地电位通过地电位布线GND、过孔27以及P+型硅层46施加到基衬底2，可以制造根据第四实施例的半导体IC器件45(参见图7)。
接下来，介绍制造半导体IC器件的第四方法。图23A到23B示出了该制造方法的各步骤的剖面图。该制造方法对应于根据第一实施例的半导体IC器件11(参见图2A和2B)的制造方法。
首先，如图1所示，通过使用任何以上介绍的方法制造SOI衬底1。然后，如图23A所示，通过普通方法在SOI层6中形成N阱13、P阱14以及元件隔离膜15。然后，氧化膜61形成在SOI层6的整个上表面上。光致抗蚀剂66形成在氧化膜61上，并进行构图。然后，使用光致抗蚀剂66作为掩模进行蚀刻，形成穿过氧化膜61、P阱14以及BOX层5延伸的过孔27。
然后，如图23B所示，使用光致抗蚀剂66作为掩模掺杂如硼离子的P型杂质。此时，硼离子的掺杂能量为10到50keV，剂量为1×1015cm-2。P型杂质穿过过孔27a到达N+型硅层4，部分N+型硅层4改变成P+型，由此形成P+型硅层12。然后除去光致抗蚀剂66。
之后，通过与第一方法相同的方法，形成元件隔离膜15、PMOS晶体管16、NMOS晶体管17、STI区28、过孔26和27、电源电位布线VDD以及地电位布线GND等，以制造半导体IC器件11。
接下来，介绍制造半导体IC器件的第五方法。该制造步骤对应于根据第五实施例的半导体IC器件47(参见图8)的制造方法。首先，如图5所示，通过使用任何以上介绍的方法制造SOI衬底7。然后，如图8A所示，通过与第一方法相同的方法，形成PMOS晶体管16、NMOS晶体管17和过孔26等，由此N+型硅层4借助过孔26连接到电源电位布线VDD。基衬底2连接到地电位布线GND等。因此制造半导体IC器件47。
通过使用SOI衬底8(参见图9)代替第五制造方法中的SOI衬底7，可以制造根据第六实施例的半导体IC器件48(参见图10)。此外，通过使用SOI衬底9(参见图11)和形成连接到地电位布线GND的过孔27，可以制造根据第七实施例的半导体IC器件53(参见图12)。此时，基衬底2不需要连接到地电位布线GND。此外，通过使用SOI衬底9，省略过孔27以及将基衬底2连接到地电位布线GND，可以形成根据第八实施例的半导体IC器件54(参见图13)。此外，通过使用SOI衬底9，在BOX层5和SOI层6中形成保护环56(参见图14)，并通过将保护环56连接到电位布线GND，可以形成根据第九实施例的半导体IC器件55(参见图14)。
权利要求
1.一种SOI衬底，包括基衬底；设置在部分基衬底中并且电阻率低于基衬底电阻率的第一半导体区；设置在基衬底上的绝缘膜；以及设置在绝缘膜上从而形成半导体集成电路的半导体层。
2.根据权利要求1的SOI衬底，其中第一半导体区设置在基衬底的上表面的至少一部分中。
3.根据权利要求1或2的SOI衬底，其中基衬底包括第一导电半导体，并且第一半导体区包括具有的杂质浓度高于基衬底杂质浓度的第一导电半导体。
4.根据权利要求1或2的SOI衬底，其中基衬底包括第一导电半导体，第一半导体区包括第二导电半导体，由此PN结形成在基衬底和第一半导体区之间。
5.根据权利要求1或2的SOI衬底，还包括第二半导体区，该第二半导体区设置在基衬底中并且包括与第一半导体区中半导体不同类型的半导体，其中PN结形成在第一半导体区和第二半导体区之间。
6.根据权利要求5的SOI衬底，其中第二半导体区设置在基衬底的整个上表面上，第一半导体区设置在第二半导体区的整个上表面上。
7.根据权利要求5的SOI衬底，其中第一和第二半导体区设置在基衬底的上表面上的相同层中。
8.根据权利要求7的SOI衬底，其中第一和第二半导体区的每一个包括相互平行排列并连接到根部的多个分支，从而当从基衬底的上表面看时，形成梳形，且第一和第二半导体区的分支相互叉合，由此第一和第二半导体区相互接触。
9.根据权利要求5的SOI衬底，其中基衬底包括一半导体，其中该半导体具有的杂质浓度低于第一和第二半导体区中的杂质浓度。
10.根据权利要求5的SOI衬底，其中第二半导体区是通过外延生长形成的层。
11.根据权利要求5的SOI衬底，其中通过将杂质掺杂到基衬底内形成第二半导体区。
12.根据权利要求1或2的SOI衬底，其中第一半导体区是通过外延生长形成的层。
13.根据权利要求1或2的SOI衬底，其中通过将杂质掺杂到基衬底内形成第一半导体区。
14.一种半导体集成电路器件，包括基衬底；设置在部分基衬底中并且电阻率低于基衬底电阻率的第一半导体区，第一电位施加到第一半导体区；设置在基衬底上的绝缘膜；设置在绝缘膜上半导体层；以及设置在半导体层中的集成电路。
15.根据权利要求14的半导体集成电路器件，其中第一半导体区设置在基衬底的上表面的至少一部分中。
16.根据权利要求14或15的半导体集成电路器件，其中基衬底包括第一导电半导体，并且第一半导体区包括具有的杂质浓度高于基衬底杂质浓度的第一导电半导体。
17.根据权利要求16的半导体集成电路器件，还包括延伸穿过半导体层和绝缘膜并且连接到第一半导体区的过孔，其中第一电位通过该过孔施加到第一半导体区。
18.根据权利要求16的半导体集成电路器件，其中第一电位通过基衬底施加到第一半导体区。
19.根据权利要求14或15的半导体集成电路器件，还包括保护环，该保护环包括导电材料并设置在半导体层中以包围集成电路并连接到第一半导体区。
20.根据权利要求14或15的半导体集成电路器件，其中基衬底可以包括第一导电半导体，第二电位施加到基衬底，第一半导体区包括第二导电半导体，并且去耦电容器形成在基衬底和第一半导体区之间。
21.根据权利要求20的半导体集成电路器件，还包括延伸穿过半导体层和绝缘膜并连接到第一半导体区的第一过孔，其中第一电位通过第一过孔施加到第一半导体区。
22.根据权利要求20的半导体集成电路器件，还包括设置在与第一半导体区相同层中的第一导电接触区；以及延伸穿过半导体层和绝缘膜并连接到接触区的第二过孔，其中第二电位通过接触区和第二过孔施加到基衬底。
23.根据权利要求20的半导体集成电路器件，其中第二电位通过基衬底的背面施加到基衬底。
24.根据权利要求14或15的半导体集成电路器件，还包括设置在基衬底中并包括与第一半导体区中半导体不同类型的半导体的第二半导体区，第二电位施加到第二半导体区，其中去耦电容器可以形成在第一和第二半导体区之间。
25.根据权利要求24的半导体集成电路器件，其中第二半导体区设置在基衬底的整个上表面上，第一半导体区设置在第二区的整个上表面上。
26.根据权利要求25的半导体集成电路器件，还包括延伸穿过半导体层和绝缘膜并连接到第一半导体区的第一过孔，其中第一电位通过第一过孔施加到第一半导体区。
27.根据权利要求25的半导体集成电路器件，还包括设置在与第一半导体区相同层中的接触区，该接触区包括与第二半导体区中半导体相同类型的半导体；以及延伸穿过半导体层和绝缘膜并连接到接触区的第二过孔，其中第二电位通过接触区和第二过孔施加到第二半导体区。
28.根据权利要求25的半导体集成电路器件，其中第二电位通过基衬底施加到第二半导体区。
29.根据权利要求24的半导体集成电路器件，其中第一和第二半导体区设置在基衬底的上表面上的相同层中。
30.根据权利要求29的半导体集成电路器件，其中第一和第二半导体区的每一个包括多个分支，这多个分支相互平行排列并且连接到根部，从而当从基衬底的上表面着时，形成梳形，第一和第二半导体区的分支相互叉合，由此第一和第二半导体区相互接触。
31.根据权利要求29的半导体集成电路器件，还包括延伸穿过半导体层和绝缘膜并连接到第一半导体区的第一过孔；以及延伸穿过半导体层和绝缘膜并连接到第二半导体区的第二过孔，其中第一电位通过第一过孔施加到第一半导体区，第二电位通过第二过孔施加到第二半导体区。
32.根据权利要求24的半导体集成电路器件，其中基衬底包括一半导体，该半导体具有的杂质浓度低于第一和第二半导体区的杂质浓度。
33.根据权利要求24的半导体集成电路器件，其中第二半导体区是通过外延生长形成的层。
34.根据权利要求24的半导体集成电路器件，其中通过将杂质掺杂到基衬底内形成第二半导体区。
35.根据权利要求14或15的半导体集成电路器件，其中第一半导体区是通过外延生长形成的层。
36.根据权利要求14或15的半导体集成电路器件，其中通过将杂质掺杂到基衬底内形成第一半导体区。
全文摘要
一种半导体IC器件包括基衬底，基衬底包括P
文档编号H01L23/52GK1521840SQ20031012325
公开日2004年8月18日 申请日期2003年12月19日 优先权日2002年12月20日
发明者大窪宏明, 富留宫正之, 山本良太, 中柴康隆, 大 宏明, 太, 正之, 隆 申请人:恩益禧电子股份有限公司