专利名称：半导体装置的制造方法、半导体装置、电路基片和设备的制作方法
技术领域：
本发明涉及半导体装置的制造方法、半导体装置、电路基片和电子设备。
背景技术：
目前，主要是便携式电话、笔记本型个人计算机、具有PDA(Presonaldata assistance)等的便携性的电子设备，为了小型化和轻量化，被谋求被设置在内部的半导体芯片等各种电子零件的小型化，而且安装该电子零件的空间也非常受限制。
为此，例如在半导体芯片中，想办法寻求它的封装方法，现在已研究出被称做CSP(Chip Scale Package)的超小型的封装。使用该CSP技术制造的半导体芯片，由于安装面积可以与半导体芯片的面积相同程度，因此能够谋求高密度安装。
另外，预料上述电子设备今后更加被谋求小型化和多功能化，并有必要进一步提高半导体芯片的安装密度。在这样的背景下，研究出三维层叠半导体芯片的技术。该三维芯片层叠技术是通过使具有相同的功能的半导体芯片相互间或具有不同的功能的半导体芯片相互间层叠，并使各半导体芯片间进行配线连接，谋求半导体芯片的高密度安装的技术(例如，参照专利文献1)。
专利文献1特开2002-170919号公报发明内容但是，在上述的三维安装技术中，将各半导体芯片间进行配线连接的技术变得非常重要。这是因为这样的缘故，即，由多个半导体芯片组成的半导体装置为要发挥期待的功能照设计那样形成配线是必要条件，这一点不言而喻，并且有必要使半导体芯片间的连接变为坚固，确保半导体装置的坚固性、可靠性。
在三维芯片层叠技术中所使用的半导体芯片具有这样的电极构造，该电极构造例如具有在其表面和背面被形成的电极，以及贯穿半导体芯片的表面和背面的方柱或圆柱形状的贯穿孔，在该贯穿孔中填充导电部件，经由该导电部件在电路上将表面和背面的电极相互间连接起来。而且，若层叠具有这样的电极构造的半导体芯片，那么在某个半导体芯片的背面所形成的电极与在另一个半导体芯片的表面所形成的电极连接，由此在各半导体芯片间被配线连接。
但是，在配线连接上述的三维芯片层叠技术中的各半导体芯片间的技术中，存在以下所述那样的问题。第1，在层叠了各半导体芯片时，将各半导体芯片的电极相互之间的位置正确地配合是困难的，存在着招致成品率的下降和制造成本的上升的问题。第2，在上述的配线连接的技术中，经由焊剂(蜡剂)连接导电部件和电极，但变成了该焊剂从导电部件和电极之间溢出，使端子间等短路的故障的原因。第3，由于电极相互之间的位置配合是困难的，另外，与连接表面和背面的端子间的导电部件及其端子接合的构造是容易分离的构造，因此存在着这样的导电部件和端子的连接可靠性低的问题。
本发明就是鉴于上述情况形成的，其目的在于提供在半导体芯片的层叠时能够容易使位置配合，能够回避端子间的短路，并能够提高各半导体芯片的电极间的连接可靠性的半导体装置的制造方法、半导体装置、电路基片和电子设备。
为达到上述的目的，本发明的半导体的制造方法，其特征在于，设置在第1半导体芯片中设置开口孔，在该开口孔中填充导电部件，并使该导电性部件的上面变成了凹形形状的第1端子。
若依据本发明，在将多个半导体芯片相互间层叠时，作为进行半导体芯片间的配线连接的部件之一，能够使用由设置在开口孔中的导电部件组成的第1端子。而且，例如，通过使该半导体芯片相互间重叠，以便使另一方的第1半导体芯片端子的第1端子进入一方的第1半导体芯片中的第1端子上面的凹形形状部分，能够使半导体芯片相互之间进行配线连接并进行三维安装。因此，若依据本发明，在能够缓和使多个半导体芯片相互间层叠并在半导体芯片间进行配线连接时的位置配合精度条件的同时，能够提高该配线连接的可靠性。
另外，希望本发明的半导体装置的制造方法通过对于所述开口孔施行电镀处理进行所述导电部件的填充。
若依据本发明，对开口孔施行电镀处理时，由于从该开口孔的底面部分和内周部分导电部件(第1端子)被形成研钵形状，因此能够容易形成作为半导体芯片间的连接端子的导电部件的凹形形状，另外也不形成空隙，而能够实现制造成本的降低和制造时间的缩短。
另外，希望本发明的半导体装置的制造方法，通过对于所述开口孔施行电镀处理，进行所述导电部件的填充，通过控制所述电镀处理的处理时间或处理强度进行所述凹形形状的形成。
若依据本发明，那么通过在一边对于开口孔施行电镀处理，一边在该开口孔中使导电部件生长成研钵形状，并控制该电镀处理的处理时间或处理强度(电流密度等)，能够容易控制形成第1端子的导电部件的凹形形状的深度和体积等，进而能够实现制造成本的降低和制造时间缩短。
另外，希望本发明的半导体的制造方法使外加的电流的电流密度从低电流密度分阶段上升进行所述电镀处理。
若依据本发明，通过使电流密度从低电流密度开始，分阶段地使电流密度上升，在能够容易控制在开口孔中所填充的导电部件的形状的同时，使在开口孔中所填充的导电部件没有包含空隙那样被形成。
另外，希望本发明的半导体装置的制造方法用0.2～0.5A/dm2、0.5～1A/dm2、1～2A/dm2、2～3A/dm2的四个阶段使外加的电流的电流密度上升进行所述电镀处理。
若依据本发明，通过用0.2～0.5A/dm2、0.5～1A/dm2、1～2A/dm2、2～3A/dm2的四个阶段使外加的电流的电流密度上升进行(电镀处理)，能够提高面内的埋入均匀性。
另外，希望本发明的半导体装置的制造方法在电镀处理过程中，在电镀液中逐次一定量地添加添加剂进行所述电镀处理。
若依据本发明，由于通过使添加剂不是一次被添加，而是逐次一定量地被添加下去，使电镀的成膜速度在开口孔的底部容易变大，因此在开口孔的内部通过电镀成膜的金属能够一边保持研钵形状一边生长。
另外，希望本发明的半导体装置的制造方法通过削去所述第1半导体芯片的一方的面，使所述第1端子的底端部分在被削去的该面一侧露出，设置具有与所述第1半导体芯片相同的构造的第2端子的第2半导体芯片，并使该第2半导体芯片和所述第1半导体芯片重叠以便使所述第1半导体芯片的底端部分与该第2半导体芯片的第2端子上面的凹形形状部位接触。
若依据本发明，由于第2半导体芯片和第2半导体芯片被重叠，以便使贯穿第1半导体芯片的第1端子的底端部分与贯穿第2半导体芯片的第2端子上面的凹形形状部位接触，因此能够容易进行用于半导体芯片的层叠时的的配线连接的位置配合，同时，能够提高该配线连接的可靠性。
另外，若依据本发明，由于用于配线连接的位置配合变为容易，因此能够提高端子的配置和配线的窄间距化。
另外，希望在本发明的半导体装置的制造方法中，所述第1端子和所述第2端子的至少一方的断面是T字形状，并在T字形状上面的大致中央设置形成所述凹形形状的凹面。
若依据本发明，由于通过将第1端子或第2端子的断面变成T字形状，能够容易使第1端子或第2端子上面的凹形形状的底面面积变得比它的端子的底端部分的面积更大，因此，能够进一步缓和在半导体芯片间配线连接时的位置配合精度条件，同时，能够提高该配线连接的可靠性。
另外，希望在本发明的半导体装置的制造方法中，所述第1端子和所述第2端子的至少一方，与端子上面和端子的底端部分的轴方向垂直的面的断面形状是圆形。
若依据本发明，由于与端子的轴方向垂直的面的断面形状是圆形，因此能够容易控制凹形形状部位的表面形状。
另外，希望在本发明的半导体装置的制造方法中，所述第1端子和所述第2端子的至少一方的端子上面的直径是端子底端部分直径的2倍以上5倍以下。
若依据本发明，由于端子上面的直径是端子底端部分直径的2倍以上5倍以下，因此能够容易控制凹形形状部位的表面形状。
另外，希望本发明的半导体装置的制造方法设置了所述开口孔以便贯穿被设置在所述第1半导体芯片和所述第2半导体芯片的至少一方中的导电性垫片。
若依据本发明，由于第1端子或第2端子贯穿由在半导体芯片中用于配线等的铝等组成导电性垫片，并使该导电性垫片和第1端子或第2端子连接，因此能够容易实现多个半导体芯片间的配线连接。
另外希望本发明的半导体装置的制造方法使所述开口孔的底端部分的形状变成凸形形状，并将所述第1端子和所述第2端子的至少一方的底端部分的形状变成凸形形状。
若依据本发明，由于还容易将第1半导体芯片的第1端子的底端部分插入到第2半导体芯片的第2端子的凹形形状部分，因此能够进一步缓和半导体芯片的层叠时的配线连接的位置配合精度条件，并能够进一步提高该配线连接的可靠性。
另外，希望本发明的半导体装置的制造方法将所述开口孔底端部分的形状设置成具有2级内周的凸形形状，将所述第1端子和所述第2端子的至少一方的底端部分的形状变成具有2级外周的凸形形状。
若依据本发明，由于使第1端子或第2端子底端部分的形状用2级变细为凸形形状，因此能够更容易将第1端子或第2端子的底端部分插入到第1端子或第2端子的凹形形状部位。
另外，希望本发明的半导体装置的制造方法将所述开口孔底端部分的形状设置成具有多级内周的凸形形状，并使所述第1端子和所述第2端子的至少一方变成具有多级外周的凸形形状。
若依据本发明，能够更容易将第1端子或第2端子的底端部分插入到第1端子或第2端子的凹形形状部位。
另外，希望本发明的半导体装置的制造方法，在所述第1端子和第2端子的至少一方中，在上面和底端部分的至少一方形成蜡剂后，经由蜡材料使所述第2半导体芯片和所述第1半导体芯片接合。
若依据本发明，由于在能够经由蜡剂(焊剂)坚固地连接第1端子和第2端子的同时，在该端子上面的凹形形状部分蜡剂被保持，因此能够回避蜡剂的溢出引起的端子间的短路，并能够进一步提高关于配线连接的可靠性。此外，作为蜡剂的形成方法希望电镀，但并不受电镀的限制，可以通过印刷和涂敷形成。
另外，希望本发明的半导体装置的制造方法当在所述第1端子和第2端子的至少一方上面的边缘以外的区域形成蜡后，经由蜡材料使所述第2半导体芯片和所述第1半导体芯片接合。
若依据本发明，由于在第1端子或第2端子上面的边缘没有形成蜡剂，因此能够回避在第1端子和第2端子的连接时蜡剂从该端子上面溢出，并能够进一步提高关于配线连接的可靠性。
另外，希望本发明的半导体装置的制造方法在所述第1端子和第2端子的至少一方的凹形形状部分形成蜡剂后，使所述第2半导体芯片和所述第1半导体芯片重叠。
若依据本发明，由于只在第1端子或第2端子上面的凹形形状部分形成蜡剂，因此能够回避在第1端子和第2端子的连接时蜡剂从该端子上面溢出，并能够进一步提高关于配线连接的可靠性。
另外，希望本发明的半导体装置的制造方法包含Su、Au、Ag、In、SnAg、SnBi、SnCu、SnPb、SnAu、SnIn中的至少1个。
若依据本发明，在能够坚固地连接第1端子和第2端子的同时，能够进一步提高关于该配线连接的可靠性。
另外，本发明的半导体装置，其特征在于，它使用所述半导体装置的制造方法被制造。
若依据本发明，能够提供在层叠多个半导体芯片，使各半导体芯片间配线连接形成三维安装的半导体装置时，能够使该层叠时的各半导体芯片的位置配合变为容易，使蜡剂溢出引起的端子间的短路故障少发生，连接可靠性高，能与窄间距化对应的半导体装置。
另外，本发明的电路基片，其特征在于，它安装所述半导体装置。
若依据本发明，能够提供安装密度高，端子间的短路发生率低，故障发生率低的电路基片。
另外，本发明的电子设备，其特征在于，它具有所述半导体装置。若依据本发明，能够提供能够小型化，通过元件的高密度化使工作速度快，故障发生率低的电子设备。
图1是表示涉及本发明实施形态的端子的断面图。
图2是表示使具备上述的端子的半导体芯片相互间重叠的状态的断面图。
图3是表示在上述的端子上面形成焊剂并使该端子相互间接合的状态的断面图。
图4是表示在半导体芯片中设置开口孔的断面图。
图5是表示为设置上述的开口孔而使用的掩模的图。
图6是表示涉及本发明的实施形态的端子的斜视图。
图7是表示具备了本实施形态的光学元件的电子设备的一例的图。
图8是表示具备了本实施形态的光学元件的电子设备的一例的图。
图9是表示具备了本实施形态的光学元件的电子设备的一例的图。
具体实施例方式
以下，参照
关于涉及本发明的实施形态的半导体装置的制造方法。
图1是表示作为涉及本发明的实施形态的半导体装置的构成要素的端子的断面图。图1所示的端子(第1端子，第2端子)就是在涉及本发明的实施形态的半导体装置的制造方法中被制造的。另外，直到(a)～(e)表示5种端子。关于这样的端子的制造方法的概要将说明如下。
首先，在半导体芯片(第1半导体芯片，第2半导体芯片)1中设置开口孔，在该开口孔中填充导电部件，并将断面设定为T字形状。然后，通过削去半导体芯片1的底面，露出这样的端子的底端部分，形成贯穿图1中的(a)～(e)所示的半导体芯片1的端子。
然后，各端子用作为超出半导体芯片1的上面一侧的部分的支柱11、12、13、14、15，以及被插入到半导体芯片1中的部分和由在半导体芯片1的下面一侧超出的部分组成的插头21、22、23、24、25构成。
另外，制造多个具备了图1(a)～(e)所示的半导体芯片1。接着，如图2所示那样，使各半导体芯片重叠。图2是表示使具备了图1(a)、(c)、(d)所示的端子的半导体芯片相互间重叠的状态的断面图。各端子分别被设置在多个半导体芯片1上。然后，在将各半导体芯片1相互间层叠时，设置各端子，以便使被设置在一方的半导体芯片1(第1半导体芯片)上的端子的插头21、22、23、24、25的底端部分和被设置在另一方的半导体芯片(第2半导体芯片)上的端子的支柱11、、12、13、14、15的上面接触。
因此，如图1(a)～(e)和图2(a)～(c)所示那样，通过断面使用T字形状的端子，能够使层叠多个半导体芯片1并配线连接时的位置配合的容许限度变大。
另外，从图1(b)到(e)所示的端子，在支柱12、13、14、15的上面的大致中央部位设置了凹形形状部分31、32、33、34。
因此，在将半导体芯片1相互间层叠时，被设置在一方的半导体芯片1(第1半导体芯片)上的端子的插头22、23、24、25的底端部分能够容易进入被设置在另一方的半导体芯片1(第2半导体芯片)上的端子的支柱12、13、14、15上面的凹形形状部分31、32、33、34，同时，该端子相互间的接合状态能变为坚固，并能够提高连接可靠性。
另外，图1(c)～(e)所示的端子被形成以便使插头23、24、25的底端部分变尖成凸形形状。图1(c)、(e)所述的端子的插头23、25随着从支柱一侧移到底端一侧变成逐渐变细的形状。图1(d)所示的端子的插头24，其粗细变成在2级中变细的形状。此外，可以将插头24的粗细设定为在3级以上的多级中变细的形状。另外，在图1(d)中，只是最细的部分从底端一侧露出，但不仅是最细的部分，而比它粗的部分也可以露出。
象它们那样，通过使插头23、24、25的底端部分变尖成凸形形状，使被设置在一方的半导体芯片1上的端子的插头23、24、25能够更容易插入被设置在另一方的半导体芯片1上的端子的支柱13、14、15的凹形形状部分32、33、34中。另外，由于另一方的端子的插头23、24、25变成位置在一方的端子的支柱13、14、15的凹形形状部分32、33、34的大致中央，因此能够自动地提高层叠时的位置配合精度。
此外，由于图1(b)所示的端子的插头22的底端部分没有变尖成凸形形状，因此它的凹形形状部分31与其它的端子的凹形形状部分32、33、34比较变大了。
另外，希望如图2所示那样在使各半导体芯片1相互间重叠前的工序中，预先在支柱11、12、13、14、15的上面形成焊剂(蜡剂)。图3是表示在图1(e)所示的端子的支柱15上面形成焊剂40并使该端子相互间接合的状态的断面图。在图1(e)和图3所示的端子的支柱15的上面的边缘被设置了向着上方的突起35。即支柱15的上面变成具有2级深度的凹形形状。
然后，另一端子的插头25的底端部分被插入到最深部分的凹形形状部分34中。
通过设定这样的构成，在将端子相互间接合了时，能够抑制焊剂从支柱15的上面溢出。因此，即使使端子间的间隔变窄也能够回避在该端子间的短路。
此外，可以在插头25的底端部分预先形成焊剂，代替在支柱15的上面涂敷焊剂40。另外，也可以设定在支柱15的上面形成焊剂40，同时，在插头25的底端部分也形成焊剂。
当在图1(a)所示那样的支柱11的上面是平坦的端子的场合，通过在该支柱11的上面的边缘以外的区域形成焊剂，在将该端子相互间接合时，能够抑制焊剂从支柱11的上面溢出。
另外，通过在图1(b)～(e)所示的端子的场合，只在支柱12、13、14、15的凹形形状部分31、32、33、34形成焊剂，能够在将该端子相互间接合了时，抑制焊剂从支柱12、13、14、15的上面被溢出。
作为连接端子相互间的焊剂，希望包含Su(锡)、Au(金)、Ag(银)、In(铟)、SnAg(锡-银合金)、SnBi(锡-铋合金)、SnCu(锡-铜合金)、SnPb(锡-铅合金)、SnAu锡-金合金)、SnIn(锡-铟合金)中的至少1种。因此，能够坚固地连接已设置在各半导体芯片1上的端子相互间，同时，能够一边将配线等高密度化，一边进一步提高该配线连接的可靠性。
下面，更详细地说明关于具备了上述的端子的半导体装置的制造方法。图4是表示设置在半导体芯片1上的开口孔的断面图。图5是表示为了设置图4所示的开口孔在半导体芯片1的上面形成的掩模的图，(a)是平面图，(b)是断面图。
首先，如图4所示那样，在半导体芯片1的一方的面上设置开口孔。此外，图4所示的开口孔是用于形成图1(d)所示的端子的开口孔，但用于形成图1(a)、(b)、(c)、(d)所示的端子的开口孔也能够用以下所述的方法形成。开口孔例如设定为方柱形状。此外，也可以设置圆柱形状的开口空。
而且，开口孔的开口端面的幅度例如设定为10μm～50μm。作为一例，图4所示的开口孔将底面附近的窄部位的开口断面的幅度设定为10μm，将表面附近的宽部位的开口端面2的幅度设定为30μm。再例如将开口孔的深度设定为约80μm。另外，例如将图4中的底面附近的窄部位的长度dk设定为20μm，将表面附近的宽部位的长度di设定为60μm。
为了设置上述那样的开口孔，在半导体芯片1的上面形成图5所示的掩模50，并进行蚀刻处理。此处，将半导体芯片1例如设定为硅芯片。而且，希望打开开口孔的部位例如是被设置在半导体芯片1的表面上的铝垫片等的大致中央。将该铝垫片和上述端子等导通连接形成半导体装置中的配线部件的一部分。
此外，在进行设置开口孔的处理时的半导体芯片1的状态，可以是多个半导体元件、铝垫片和配线等被形成的状态，也可以是多个半导体元件、铝垫片和配线等被形成前的状态。另外，半导体芯片1可以是变成芯片形状前的硅晶片状态。
掩模50的形状，如图5所示那样，形成具有内周变为2级的方形中空的环形状。而且，掩模50用掩模50中央的贯穿孔部位A、被设置在贯穿孔部分A的外周的雕入部分B、以及被设置在雕入部分B的外周的外周部分C构成。将贯穿孔部分A的断面幅度da设定为约10μm，将雕入部分B的断面幅度db设定为约30μm。而且，将贯穿孔部分A的高度dI设定为约0.5μm，将外周部分C的掩模50的膜厚dh设定为约2μm。此外，贯穿孔部分A和雕入部分B可以是一边将断面形状设定为图5(b)一边将平面形状设定为圆形。
作为上述形状的掩模50的制造方法，例如，首先在半导体芯片1的上面将SiO2设置为2μm的厚度。接着，对于这样的SiO2的薄膜进行蚀刻，并按顺序设置图5所示的贯穿孔部分A和雕入部分B。此处顺序可以用半蚀刻形成雕入部分B后形成贯穿孔部分A，而不问方法。此外，可以形成抗蚀剂以代替SiO2。而且，作为蚀刻适用湿蚀刻或干蚀刻。干蚀刻可以适用反应性离子蚀刻(RIEReactive Ion Etching)。
象上述那样做在半导体芯片1上设置了图5所示的掩模50后，对于形成该半导体芯片1的硅进行干蚀刻。即使用该干蚀刻也可以使用反应性离子蚀刻(RIE)。另外，也可以使用湿蚀刻以代替干蚀刻。在该蚀刻处理中，使形成半导体芯片1的硅被蚀刻，但形成掩模50的SiO2也进行比较(与硅比较)地逐次少许被蚀刻。
而且，在位置在掩模50的贯穿孔部分A的下面的半导体芯片1的硅被蚀刻数十μm期间，掩模50的雕入部分B的SiO2也被蚀刻并除去。
例如，在蚀刻中，将硅和SiO2的选择比设定为45，将硅的蚀刻速率设定为30[μm/min]。另外，若将雕入部分B的掩模的厚度设定为0.44μm，那么在从蚀刻开始约40秒后，贯穿孔部分A下面的硅被挖去20m，雕入部分B的SiO2变为无。
之后又继续蚀刻处理，有雕入部分B的地方的下部的硅又被蚀刻。然后，在从有这样的雕入部分B的地方的下部的硅开始被蚀刻约2分钟后，有该雕入部分B的地方的下部的硅被挖去60μm，完成图4所示的开口孔。
另外，通过控制掩模50的膜厚dh和雕入部分B的深度(或贯穿孔部分A的高度di)，能够控制开口孔的底面附近的窄部位的长度dk和表面附近的宽部位的长度di。此处，希望开口孔的底面附近的窄部位的长度dk比表面附近的宽部位的长度di更短。
另外，通过将掩模50的端面形状顺次设定为圆锥形状(环的内周面变成斜面的形状)，能够将设置图1(c)，(e)所示的端子的开口孔设置成半导体芯片1。另外，作为用于设置图1(c)，(e)所示的端子的开口孔，即，越往孔的底部该孔变得越窄的开口孔的形成方法，可以使用将掩模设定为具有垂直面的内周的环形状，并控制供给该掩模的内周部分的干蚀刻的气体流的方法。
在象上述那样做形成图4所示那样的开口孔以后，在图4所示那样的开口孔的内部和上述电极垫片上形成衬底膜(未图示)。该衬底膜就是通过在开口孔的内部和上述电极垫片上施行电镀处理，用于形成图1所示的端子。而且，衬底膜，例如由势垒层和薄片层组成，首先在形成了势垒层后，通过在势垒层上形成薄片层成膜。势垒层例如由TiW或TiN形成，薄片层由Cu形成。它们，例如使用溅射法、IMP(离子金属等离子)法、真空蒸镀、离子镀敷等PVD(physical Vapor Deposition)法、CVD法、或者无电镀法等形成。此外，势垒层和薄片层一旦在晶片整个面上形成，在制造工序的最后用蚀刻除去不要的部分。另外，构成衬底膜的势垒层的膜厚，例如是100nm，薄片层的厚度，例如是从数百nm到1000nm左右。
这样在开口孔的内面和电极垫片上形成了衬底膜后，通过对该开口孔的内面和电极垫片施行电镀处理，形成图1所示的端子。下面说明关于该电镀处理的具体例子。首先，在半导体芯片上进行布线图案制作以便露出形成端子的区域，并在该区域以外例如形成抗蚀剂。作为抗蚀剂材料也可以是液体抗蚀剂，也可以是干膜。接着，例如使用电化学电镀(ECP)法，逐渐将开口孔的底面和内面以及电极垫片上的铜附着下去。
作为该电镀处理方法，希望选择例如市场销售的金银线织锦缎用的硫酸铜电镀液添加剂和PWB用的通路填充(via filling)电镀液添加剂等的进行自底向上填充的添加剂，并在电镀中，以一定间隔(例如10分钟间隔)逐次一定量添加添加剂。而且，在这时，希望使用电流密度从非常低的电流密度开始，并且分阶段逐渐地将电流密度加大下去的分级电镀。例如，象0.2A/dm2(以下叫做ASD)×20分、0.5ASD×20分、1.5ASD×20分、3ASD×20分那样外加电流。通过采用这样的电镀处理方法，在开口孔的内部使被电镀的铜一边保持研钵形状一边生长下去，并使该开口孔部分的深度逐渐变浅。然后，在使被电镀的铜形成的研钵形状的凹部的深度变成了与图1等所示的凹部形状部分31、32、33、34的深度相同的时刻，结束该电镀处理。因此，形成从图1(b)到(e)所示的端子，即形成在支柱12、13、14、15的上面的大致中央部位设置了凹形形状部分31、32、33、34的端子。
因此，端子的凹形形状部分的形状通过控制上述电镀处理的处理时间、或电镀处理中的电流密度等的处理强度，能够容易调整。尤其，通过在电流的外加开始时，将低电流密度设定为例如1ASD以下，最好为不足0.5ASD，能够提高面内的埋入均匀性。
此外，如上述那样，当使用了平面形状具有圆形的贯穿孔部分A和雕入部分B的掩模的场合，由于效法掩模的贯穿孔部分A的形状被蚀刻下去，因此半导体芯片的开口孔在其内部范围变成接近圆形的形状。而且，若对该开口孔施行电镀处理，那么在开口孔内与轴方向垂直的面的端面形状被形成圆形的端子，支柱上面的大致中央部位变成圆柱形状，表面形状变成容易控制。
另外，若支柱上面的直径是插头直径的2倍以上5倍以下，那么支柱的表面形状将变得容易控制。
但是，在结束了上述电镀处理的阶段，端子的底端部分是照旧埋没在半导体芯片1中的状态。因此，接着研磨半导体芯片1(晶片)的底面一侧，以便使通过上述电镀处理形成的端子的底端部分象图1所示那样从半导体芯片1的底面一侧突出。该研磨，例如进行到图4的假想平面F的地方。这时，进行背面研磨直到端子的底端部分一侧的端子的头部超出，之后由于干蚀刻(RIE等)或湿蚀刻，通过不蚀刻端子而只蚀刻周围的Si，能够使端子露出。
根据这些步骤，在半导体芯片1中完成从图1(b)到(e)所示的端子。然后，通过制造多个形成这样的端子的半导体芯片1，并如图2所示那样使该半导体芯片1相互间层叠，能制造可高密度安装的三维安装型(螺杆型)的半导体装置。
通过使用本实施形态的半导体装置的制造方法制造三维安装的半导体装置，能够提供使半导体芯片1的层叠时的各半导体芯片1的位置配合变得容易，焊剂溢出所引起的端子间的短路故障发生少，连接可靠性高，变成容易与窄间距化对应的半导体装置。
另外，通过制造安装了上述半导体装置的电路基片，能够提供安装密度高，端子间的短路发生率低，故障发生率低的电路基片。
接着，参照图6说明关于图1所示的端子的其它实施形态。图6是表示作为涉及本发明的实施形态的半导体装置的构成要素的端子的斜视图。图6所示的端子是相当于图1(a)、(b)、(c)、(d)所示的端子。图6所示的端子的支柱是圆柱形状，插头也变成了圆柱形状，该支柱的直径变成了插头的直径的2倍以上5倍以下。
(电子设备)下面，说明关于具备用上述实施形态的制造方法制造的半导体装置的电子设备的例子。
图7是表示便携式电话的一例的斜视图。在图7中，符号1000表示使用了上述半导体装置的便携式电话主体，符号1001表示使用了上述半导体装置的显示部分。
图8是表示手表型电子设备的一例的斜视图。在图8中，符号1100表示使用了上述半导体装置的钟表主体，符号1101表示使用了上述半导体装置的显示部分。
图9是表示文字处理器、个人计算机等便携型信息处理装置的一例的斜视图。在图9中，符号1200表示信息处理装置，符号1202表示键盘等输入部分，符号1204表示使用了上述半导体装置的信息处理装置主体，符号1206表示使用了上述半导体装置的显示部分。
从图7到图9所示的电子设备由于具备了上述实施形态的半导体装置，因此能够容易小型化，由于元件的高密度化，用与现有相同的尺寸能够提高动作性能，并能够降低故障发生率。
此外，本发明的技术范围不应受上述实施形态限制，在不脱离本发明宗旨的范围内能够加以各种变更，在实施形态中举出的具体材料和层构成等只不过是一例，并能作适当变更。
如以上的说明所明确的那样，若依据本发明，由于将在半导体芯片上设置成开口孔的导电部件的上面变成凹形形状，因此在半导体芯片的层叠时能够使位置配合变为容易，能够回避在端子间的短路，并能够提高各半导体芯片的电极间的连接可靠性。
权利要求
1.一种半导体装置的制造方法，其特征在于，在第1半导体芯片上设置开口孔，在该开口孔中填充导电部件，设置使该导电部件的上面变成凹形形状的第1端子。
2.如权利要求1记载的半导体装置的制造方法，其特征在于，所述导电部件的填充通过对于所述开口孔施行电镀处理进行。
3.如权利要求1记载的半导体装置的制造方法，其特征在于，所示导电部件的填充通过对于所述开口孔施行电镀处理进行，所述凹形形状的形成通过控制所述电镀处理的处理时间或处理强度进行。
4.如权利要求1～3的任何1项记载的半导体装置的制造方法，其特征在于，使外加的电流的电流密度从低电流密度分级上升，进行所述电镀处理。
5.如权利要求4记载的半导体装置的制造方法，其特征在于，使外加的电流的电流密度用0.2～0.5A/dm2、0.5～1A/dm2、1～2A/dm2、2～3A/dm2的四级上升，进行所述电镀处理。
6.如权利要求2～5中记载的半导体装置的制造方法，其特征在于，在电镀处理过程中，逐次一定量将添加剂添加到电镀液中进行所述电镀处理。
7.如权利要求1～6的任何1项记载的半导体装置的制造方法，其特征在于，通过削去所述第1半导体芯片的一方的面，将所述第1端子的底端部分露出在被削去的该面一侧，设置具有与所述第1半导体芯片相同的构造的第2端子的第2半导体芯片，使该第2半导体芯片和所述第1半导体芯片重叠以便使所述第1端子的底端部分与该第2半导体芯片中的第2端子上面的凹形形状部位接触。
8.如权利要求1～7的任何1项记载的半导体装置的制造方法，其特征在于，所述第1端子和所示第2端子的至少一方的端面是T字形状，并在该T字形状上面的大致中央设置形成所述凹形形状的凹面。
9.如权利要求1～8的任何1项记载的半导体装置的制造方法，其特征在于，所述第1端子和所述第2端子的至少一方的与端子上面和端子底端部分的轴方向垂直的面的端面形状是圆形。
10.如权利要求9记载的半导体装置的制造方法，其特征在于，所述第1端子和所述第2端子的至少一方的端子上面的直径是端子底端部分的直径的2倍以上5倍以下。
11.如权利要求1～10的任何1项记载的半导体装置的制造方法，其特征在于，所述开口孔被设置，以便贯穿被设置在所述第1半导体芯片和所述第2半导体芯片的至少一方中的导电性垫片。
12.如权利要求1～11的任何1项记载的半导体装置的制造方法，其特征在于，使所述开口孔的底端部分的形状形成为凸形形状，并使所述第1端子和所述第2端子的至少一方的底端部分的形状形成为凸形形状。
13.如权利要求1～11的任何1项记载的半导体装置的制造方法，其特征在于，将所述开口孔底端部分的形状设置成具有2级内周的凸形形状，并将所述第1端子和所述第2端子的至少一方的底端部分的形状设置成具有2级外周的凸形形状。
14.如权利要求1～11的任何1项记载的半导体装置的制造方法，其特征在于，将所述开口孔底端部分的形状设置成具有多级内周的凸形形状，并将所述第1端子和所述第2端子的至少一方的底端部分的形状设置成具有多级外周的凸形形状。
15.如权利要求7～14的任何1项记载的半导体装置的制造方法，其特征在于，在所述第1端子和所述第2端子的至少一方中，在上面和底端部分的至少一方形成蜡剂后，经由蜡剂使所述第2半导体芯片和所述第1半导体芯片接合。
16.如权利要求7～14的任何1项记载的半导体装置的制造方法，其特征在于，当在所述第1端子和第2端子的至少一方的上面的边缘以外的区域中形成蜡剂后，经由蜡剂使所述第2半导体芯片和所述第2半导体芯片接合。
17.如权利要求7～14的任何1项记载的半导体装置的制造方法，其特征在于，当在所述第1端子和第2端子的至少一方的凹形形状部分中形成蜡剂后，经由蜡剂使所述第2半导体芯片和所述第1半导体芯片接合。
18.如权利要求15～17的任何1项记载的半导体装置的制造方法，其特征在于，所述蜡剂包含Su、Au、Ag、In、SnAg、SnBi、SnCu、SnPb、SnAu、SnIn中的至少1种。
19.一种半导体装置，其特征在于，它使用权利要求1～18的任何1项记载的半导体装置的制造方法被制造。
20.一种电路基片，其特征在于，它被安装权利要求19记载的半导体装置。
21.一种电子设备，其特征在于，它具有权利要求19记载的半导体装置。
全文摘要
本发明涉及半导体装置的制造方法、半导体装置、电路和电子设备。本发明提供通过在半导体芯片的层叠时使位置配合变得容易，能够回避在端子间的短路，并能够提高各半导体芯片的电极间的连接可靠性的半导体装置的制造方法、半导体装置、电路基片和电子设备。设置在半导体芯片1上设置开口孔，在该开口孔中填充铜等导电部件，并使该导电部件的上面变成凹形形状部分31、32、33、34的端子。
文档编号H01L23/48GK1510728SQ20031012326
公开日2004年7月7日 申请日期2003年12月23日 优先权日2002年12月24日
发明者松井邦容 申请人:精工爱普生株式会社