专利名称：包含电容器及较佳平面式晶体管的集成电路装置及制造方法
技术领域：
本发明是关于一种集成电路装置，该集成电路装置具有一电绝缘性绝缘区域及至少一电容器；该电容器是由一系列的区域形成，该区域依序包含-靠近该绝缘区域的一电极区域，-一介电区域，以及-远离该绝缘区域的一电极区域。
举例而言，该电绝缘性绝缘区域包含一电绝缘材料，在室温20℃时，该电绝缘材料的电阻大于1012Ωcm(欧姆-公分)，例如氧化物，特别是二氧化硅。举例而言，该电极区域包含一金属，在室温20℃时，该金属的电阻较小10-4Ωcm。在另一替代方案中，该等电极区域包含多晶硅(例如经高度掺杂的多晶硅)；该介电区域亦包含一电绝缘材料，例如氧化物，特别是二氧化硅，其具有的介电常数约为3.9。然而，在该介电区域中亦可使用具有明显较大的介电常数的介电材料。
本发明的目的之一在于说明一种易制造的具电容器的集成电路装置，此目的特别是为了利用较少的步骤与较少的光刻屏蔽来制造该集成电路装置。此外，本发明的目的亦在于说明一种具有电容器的集成电路的简单制造方法。
关于该电路装置的构想可藉由具有如权利要求1所说明的特征的集成电路装置而达成，其发展则于权利要求依附项中加以说明。
在本发明的电路装置中，该绝缘区域是排列在一平面中的一绝缘层的一部份，该集成电路装置的电容器与至少一主动组件(或最好是所有的主动组件)是位于该绝缘层的同一侧；此外，靠近该绝缘区域的电极区域与该组件的主动区域则是排列在平行于含有该绝缘层的平面的一平面。
本发明的电路装置是以一种简单的方式建构而成，且由于靠近该绝缘区域的电极区域与该主动区域是位于同一平面，因此可以利用一种简单的方式加以制造。此外，靠近该绝缘区域的电极区域与该主动区域亦藉由该绝缘区域而彼此绝缘，因此可对该电容器的两电极区域施加一可自由选择的电位。
另外，该电容器具有优越的电特性-关于有效电容的寄生电容与电阻之间的比例小，-泄漏电流小，-该电容的差分非线性(differential nonlinearity)程度低，不同的差分电容(differential capacitance)是由空间电荷区域所致，在模拟电容中，该差分电容是只在操作点上的有效电容，-电容在大操作点范围中维持不变，-可获得较大的电容/面积比，例如每平方微米大于10千万亿分之一法拉第(femtofarad)、甚至是每平方微米大于20千万亿分之一法拉第。
此外，在该等主动组件与该电容器之间并不需要其它的膜层或是其它的膜层序列，可减少必须的膜层数量并增加该集成电路装置的平坦程度。
在一项发展中，该主动组件是一场效晶体管-该场效晶体管的信道区域即为该主动区域；-该场效晶体管的控制电极是一已图案化电极层(patternedelectrode layer)的一部份，该电容器中远离该绝缘区域的电极区域亦排列在其中，该控制电极与远离该绝缘区域的电极区域包含相同的材料，该等区域的厚度与其掺杂物浓度亦彼此一致；-在一配置中，该场效晶体管的一控制电极绝缘区域所包含的材料与该电容器的介电区域相同，该等区域的厚度亦一致。
这样的方式代表在制造该电容器与该场效晶体管时，仅需要三膜层形成程序，在同一膜层中的该场效晶体管与该电容器区域可共同图案化。只有在该电容器的底部电极区域与该场效晶体管的信道区域掺杂不同时，才需要在制造电容器时使用一额外的屏蔽；而只有在材料不同、及/或该控制电极绝缘区域与该电容器介电区域的绝缘区域不同时，才需要另一额外屏蔽；然而，即使在这样的情形中，制造该电路装置所须的屏蔽数量仍然是很少的。
在另一发展中，该场效晶体管是一平面式的场效晶体管，亦即闸极电极的控制有效平面是与该绝缘层平行。除了HDD终端区域(高度掺杂汲极)之外，如果适当的话，该场效晶体管亦包含LDD终端区域(低掺杂汲极)或辅助终端区域、及/或所谓的囊形(pockets)或环形(halos)掺杂，即设计为此处的辅助掺杂区域。
在另一配置方式中，该控制电极与一硅化物区域相邻，此方式使得与该控制电极接触较为容易，并可额外降低接触电阻(contactresistance)与片状电阻(sheet resistance)。
在本发明之电路装置的接续发展中，该场效晶体管的终端区域与该绝缘层相邻；在一配置方式中，该等终端区域同样与硅化物区域相邻，当该等终端区域中的半导体层厚度在硅化物形成前后皆大于靠近该绝缘区域的电极区域时，则具有足够的材料以形成该硅化物。
在一接续发展中，间隔物是排列在该控制电极的两侧，该等间隔物同样含有与该电极层不同的材料、或是包含与该电极层不同的材料，特别是一种在利用磊晶方法来形成半导体磊晶层的过程中不适合作为一磊晶层成长起始点的材料，例如硅氮化物；间隔物的使用表示该控制电极的侧区域已被覆盖，因而无法在该处继续磊晶，且可避免短路。
在一配置方式中，同样将一间隔物排列在远离该该绝缘区域的该电极区域的至少一侧，该等间隔物与排列在该控制电极的间隔物实现了相同的任务；举例而言，当排列在闸极上的间隔物与排列在电容器电极上的间隔物彼此接触时，则将产生一掩膜，而在掩膜遮蔽的区域可避免掺杂或硅化的产生。
在一发展中，在靠近与该晶体管的一终端区域相邻的该绝缘区域的电极区域的一侧比靠近该绝缘区域的该电极区域横向于该侧的一侧长，较佳为至少两倍或至少五倍长；在此例中，该晶体管具有一晶体管宽度，其为最小特征尺寸的一倍数，较佳为大于三倍或大于五倍。藉由这些方式可在晶体管与电容器之间产生特别低阻抗连接，增进了其电性特性，特别是增进了所谓的模拟电路中的模拟电容。关于此类模拟电路的例子是模拟-数字转换器，模拟电容的另一例子是所谓的分流电容，其可用于平缓一操作电压线或一信号线上的电压尖峰脉冲(voltage spike)。
相形之下，在一替代发展中，靠近该绝缘区域的该电极区域横向于靠近该绝缘区域的该电极区域与该终端区域相邻一侧的一侧比与该终端区域相邻的该侧长，较佳为至少为两倍长或至少为五倍长；在此例中，该晶体管具有一晶体管宽度，其较小最小特征尺寸的三倍，较佳为较小最小特征尺寸的两倍。特别是在内存单元的例子中，上述方式可增加电容器底部电极的非反应性电容，因而能够抵销储存电容的快速放电。
在一接续发展中，该场效晶体管的一终端区域与该电容器中靠近该绝缘区域的电极区域彼此相邻，而形成一电传导性连接，这产生了一种动态随机存取内存(DRAM，dynamic random access memory)的内存单元简单架构，无须使用另外的方式来与靠近绝缘区域的底部电极产生接触。此一发展特别适合与彼此接触的闸极间隔物及电容器覆盖电极间隔物的情形结合使用。
在一发展中，靠近该绝缘区域的电极区域与主动区域是含有半导体材料的半导体区域，亦即电阻在10-6至10+12Ωcm之间的一种半导体材料，特别是电阻在10-5至10+10Ωcm之间的一种半导体材料，例如锗、硅或锗砷化物；在一配置中，该电容器中靠近该绝缘区域的电极的电阻率可藉由掺杂而降低。
在该电路装置的一项发展中，靠近该绝缘区域的电极区域与主动区域是经掺杂或未掺杂的单晶区域，在单晶层中的主动组件的电性特性会特别良好；此外，可藉由掺杂而特别降低该电容器的单晶电极的电阻。在一种配置中，靠近该绝缘区域的电极区域与该主动区域具有的厚度较小100纳米，或甚至是较小50纳米。
在一接续发展中，该绝缘层与一载体基板相邻，就如同一所谓的SOI(绝缘层上覆硅)基板，此类型基板可以藉由一种简单的方式制得；此外，排列在该等基板上的电子电路更具有特别良好的电性特性。
在另一发展中，该电路装置含有至少一处理器，该处理器包含多种逻辑切换功能；在一种配置中，若除了该处理器之外，该电路装置另包含多种DRAM(动态随机存取内存)内存单元，则亦可称其为内埋式内存。为了制造此一电路装置，除了在产生逻辑时所必须的制造步骤与掩膜(mask)之外，仅需要少量的额外步骤与掩膜来制造与该电路装置电性连接的电容器与晶体管。
此外，本发明的另一构想在于提供一种制造集成电路装置的方法，特别是一种用以制造本发明的电路装置及其发展例的方法。在本发明方法中，下列方法步骤可以不受所述次序的限制而加以实施-提供一基板，该基板含有一绝缘层与一半导体层，该绝缘层是由一电性绝缘材料所制成，例如一SOI基板，-图案化该半导体层以形成一电容器的至少一电极区域以及以形成一晶体管的至少一主动区域，-在该半导体层图案化之后，产生至少一介电层，-在该介电层产生之后，产生一电极层，以及-在该电极层中形成远离该绝缘区域的电容器的一电极。
本发明方法特别适用于同时制造一平面式晶体管与一电容器，上述关于本发明电路装置及其发展例的技术特征同样适用于本发明方法及其发展例。
本发明的较佳实施例将参考下列伴随图式而加以说明，其中
图1至图12说明集成晶体管-电容器装置的制造方法步骤，图13为该晶体管-电容器装置的平面图，图14表示具有一晶体管的DRAM内存单元的截面示意图，图15表示该DRAM内存单元的平面图，以及图16表示具有三晶体管的DRAM内存单元的电路图。
图1至图12说明了集成晶体管-电容器装置的制造方法步骤，图1至图12表示沿一截面I的截面示意图，该截面I是相对于一场效晶体管的信道而呈纵向配置，特别是相对于信道中的电流而呈纵向配置。该截面I的位置可由图13清楚得知。
该晶体管-电容器装置的制造即由一SOI基板10开始，该SOI基板10含有由单晶硅制成的一载体基板12、例如由二氧化硅制成的一所谓的埋葬绝缘层14、以及由单晶硅制成的一薄半导体层16；在一实施例中，该载体基板12的厚度是550微米，该绝缘层14的厚度是100纳米，而该半导体层的厚度是50纳米。一薄二氧化硅层18则形成于该半导体层16上，举例而言，该二氧化硅层18的厚度为5纳米。
如图1所示，在该SOI基板10上沉积了一硅氮化物层20，举例而言，其是藉由CVD(化学气相沉积)方式的辅助沉积而成；在一实施例中，该硅氮化物层20的厚度为50纳米。
如图1所示，接着施行一光刻(lithography)方式；为此，于整体区域上涂布一光学抗蚀剂22，并以一预定的布局图形(layout)加以曝光及成长。接着，该氮化物层20即作为一硬掩膜(hard mask)，并藉由例如一干式蚀刻方式而将该二氧化硅层18与该半导体层16加以图案化(patterned)；其产生了一几乎为方形基底区域的层堆栈24，该层堆栈24亦称为一平台(mesa)，欲制造的晶体管的几何形状与电容器的几何形状可以预先决定，因此能够彼此独立地被最佳化。
在另一实施例中，是以电子束微影方式或其它的适当方式来作为可替代光刻方式的另一种方法；在另一实施例中，则使用较厚的光学抗蚀剂22，而不使用硬掩膜。
如图2所示，接着移除该光学抗蚀剂22的剩余部分，并在移除该光学抗蚀剂22之后施行一热氧化处理，在此过程中，可于该半导体层16的侧区域形成圆氧化物区域26、28，其将在后续制程中避免在边缘处形成不需要的信道。为达绝缘目的的另一种替代方式是执行一LOCOS(硅局部氧化)方式或是一STI(浅沟渠绝缘)方式，并与一CMP(化学机械抛光)方式结合而施行。
接着移除该氮化物层20与该二氧化硅层18的剩余区域，举例而言，可利用干式蚀刻的方式加以移除；可针对后续的注入步骤而涂布一薄窗氧化物(screen oxide)，然不在图式中说明此部份。
之后，如图3所示，为制造一nMOSFET而涂布另一光学抗蚀剂30，并对其加以曝光及使其成长，使得只有该晶体管终端区域所需的区域与信道区域未被遮蔽，见该半导体层16的晶体管部分16a；相较之下，该电容器所需的区域则被遮蔽，见该半导体层16的电容器部分16b。在该光学抗蚀剂30成长之后，便施行一离子注入31，该晶体管部分因而成为p型掺杂，例如p型或p+型。
如图4所示，接着执行另一光刻方式，其中为制造电容器则必须使用一额外的掩膜；涂布一光学抗蚀剂32，并使用该掩膜加以曝光、成长，使得该晶体管部分16a被遮蔽而该电容器部分16b则未被遮蔽。
然后，利用图案化的光学抗蚀剂32来施行一离子注入33，该电容器部分16b是重度n型掺杂，亦即n++型掺杂，而产生了一底部电极区域34；在离子注入33期间，遮蔽的晶体管部分16a中的掺杂仍维持不变。由于离子注入的原因，使得底部电极区域34具有低阻抗。举例而言，其掺杂密度为每立方公分1020个掺杂原子，掺杂密度最好是在每立方公分1019至1021个掺杂原子的范围内。随着掺杂密度的增加，掺杂区域的介电性会比未掺杂或仅中-重度掺杂的区域更快速成长；然而，随着掺杂密度的增加，所形成的空间电荷区会变小，使得寄生效应亦同样变小。
如图5所示，接着移除该光学抗蚀剂32，接着在该半导体层16的晶体管区域16a的未覆盖区域上与底部电极区域34的未覆盖区域上形成一薄二氧化硅层40，该二氧化硅层会在晶体管区域中形成一闸极氧化物42以及在电容器区域中形成一介电质46。举例而言，该二氧化硅层40是以热成长而形成；在一实施例中，该二氧化硅层40的未掺杂硅厚度为2纳米。
在另一替代实施例中则使用了另一种光刻方式，由与该半导体层16的晶体管部分16a不同的材料所制成的介电质及/或具有与该半导体层16的晶体管部分16a不同厚度的介电质则形成于该电容器的底部电极区域34上。
如图5所进一步说明者，接着沉积原处或随后掺杂多晶硅而形成一多晶硅层41；举例而言，该多晶硅层41的厚度是100纳米而其掺杂浓度为每立方公分1021个掺杂原子，在此再次以n++表示n型传导类型的重度掺杂；举例而言，使用磷原子作为掺杂原子。在另一实施例中，可直接使用传导性材料来作为替代该多晶硅层41的适当材料。
如图6所示，随后施行另一光刻方式，尤其是用以图案化一闸极电极54；为此，需涂布一光学抗蚀剂，并将其加以曝光、成长，而产生光学抗蚀剂区域50a与50b。之后，图案化该多晶硅层41与该二氧化硅层40，例如加以蚀刻；此方式会在该光学抗蚀剂区域50a下方产生一闸极电极54，以及在该光学抗蚀剂区域50b下方产生一覆盖电极56。蚀刻会分别在该半导体层16的晶体管部分16a以及底部电极区域34终止。
如图7所示，在蚀刻之后移除该等光学抗蚀剂区域50a与50b，然后施行一离子注入57，以在该半导体层16的晶体管部分16a的上部区域产生弱掺杂LDD(lightly doped drain)区域58与59(轻微掺杂之汲极)。
如图8所示，接着在整体区域上沉积一薄TEOS层或硅氮化物层，例如藉由CVD(化学气相沉积)方式的辅助而实施；在一实施例中，该氮化硅层60的厚度为50纳米。如图8所进一步说明者，接着以一各向异性蚀刻处理回蚀该TEOS层，以于该闸极电极54的侧壁形成间隔物60与62，以及于该覆盖电极56的侧壁形成间隔物64与66；在此方式中，该闸极电极54与该覆盖电极56皆绝缘于所有侧，因而随后的磊晶成长并不会发生在该闸极电极54与该覆盖电极56的侧区域，因此可避免短路。
如图9所示，接着施行一选择性磊晶方式，而在该等LDD区域58、59以及该底部电极区域54的未覆盖区域上成长一单晶磊晶层；磊晶区域70与74是产生在该半导体层16的单晶硅上，该等磊晶区域70与74几乎分别延伸到该闸极电极54与该覆盖电极56的高度的一半；该等磊晶区域70与74亦称为“高层(elevated)”源极/汲极区域，该等磊晶区域70与74的磊晶层厚度基本上是与该半导体层16与下述的硅化作用有关。硅化作用将消耗已存在的硅，因而需要为此反应提供相对大量的硅；此方式可避免在该源极-汲极区域的区域中的信道终端产生“撕裂(tearing away)”。磊晶层72与76则分别位于该闸极电极54上与该覆盖电极56上，当使用替代的闸极材料时，该等磊晶层72与76则不存在。
如图10所示，在磊晶处理之后，即施行一离子注入78(例如n++型注入，亦即重度n型掺杂)以制造高度掺杂与低阻抗源极/汲极区域80与82，亦在此过程中掺杂该等磊晶区域70至76；在此仅需要一掩膜以于CMOS(互补型金属氧化物半导体)过程中隔离具有互补型晶体管的区域。在该源即/汲极区域82与该电容器的底部电极区域34之间则产生一连接，位于该半导体层16的晶体管部分16a中的源极/汲极区域80与82之间的信道区域84仍保持为p型掺杂；在注入期间，该等间隔物60与62以及该闸极堆栈则作为一注入掩膜。
如图11所示，在HDD(高密度汲极)注入之后即施行一自排列硅化(salicide，self-aligned silicide)处理方式；为此，举例而言，须于整体区域上沉积一镍层。例如在温度为500℃时，镍硅化物会形成于该等磊晶区域70至76中，并因而形成在该等源极/汲极区域80、82上、该闸极电极54上以及该覆盖电极56上，见硅化物区域90至96。除了镍之外，亦可使用熔点高于1400℃的其它材料，特别是耐火性材料，以制造钛硅化物或钴硅化物。在图11所示的实施例中，该等磊晶区域70至76完全被硅化，相形之下，该半导体层16与该覆盖电极56则未被硅化；在另一实施例中，该半导体层16与该覆盖电极56的区域亦同样被硅化。
如图12所示，接着涂布一层保护层100，例如一TEOS(三乙烷基氧氟硅甲烷)层、一BPSG(硼磷硅玻璃)层、或由其它合适材料所制成的材料层。举例而言，利用一光刻方法于该保护层100中蚀刻出接触孔，并以钨加以填满，因而产生连接面102、104与106，其分别通达硅化物区域90、94与96。该等连接面102至106随后亦连接至一金属化层的互连或是复数金属化层(图中未示)，在此情形中即执行一传统的CMOS制程，亦称为末端(back end)制程。
在该等接触孔中逐渐产生其它的中间层，以提供较佳的黏合性或作为一扩散阻障；为使图式清晰，该等中间层并未图标于图12中，举例而言，该等层包含钛氮化物。
举例而言，该等金属互连是藉由所谓的双纹刻(dual damascene)方式加以制造，其将铜填入沟渠之中；接着藉由一化学机械抛光方法(CMP)将其光。然而亦可使用其它的方式，例如将铝层蚀刻。
图13说明了该晶体管-电容器装置140的平面图，其包含一平面式SOI-FET 142与一电容器144。
该晶体管142具有一晶体管宽度W1，其宽度约为最小特征尺寸F的10倍；基于此一晶体管宽度的考量，除了该连接面102之外，另有四个通达该硅化物区域90的连接面110至116；同样的，除了该连接面104之外，另有四个通达该硅化物区域94的连接面120至126；而除了该连接面106之外，另有四个通达该硅化物区域96与该覆盖电极56的连接面130至136。
该电容器144的长度L1较其宽度B1短；在一实施例中，该宽度B1几乎与该晶体管宽度一致；而该长度L1约为该宽度B1的三分之一。由于尺寸以及该等连接面102至136的多样性之故，该电容器144能够承受非常快的电荷反转。
晶体管-电容器装置的较佳应用之一是动态内存单元，特别是所谓的内埋式DRAM内存单元150，如图14与图15所示；该内存单元150仅包含一存取晶体管152与一电容器154。上述关于图1至图12的方法步骤亦可用于该内存单元150的制造，因此，在图14与图15中，相同的组件是以相同的组件符号表示，然另以一小写字母a加以标注。
因此，该平面式场效晶体管152尤其包含-一控制电极54a，-一闸极氧化物42a，-LDD区域58a、59a，-终端区域80a、82，以及-间隔物60a、62a。
该电容器154包含-一底部电极区域34a，-一介电质46a，-一覆盖电极66a，以及-间隔物64a。
分别位于该终端区域80a上、该控制电极54a上与该覆盖电极56a上的磊晶区域70a、72a与76a未完全被硅化，因此硅化区域90a至96a是排列在所述的磊晶区域70a、72a与76a上。
图14以截面II说明该内存单元150，其描述于图15中并位于该晶体管152信道中的电流纵向方向。该覆盖电极56a与该闸极电极54a之间的距离以减少至该最小特征尺寸1F；排列在该闸极电极54a上的间隔物62a与排列在该覆盖电极56a上的间隔物64a彼此接触，因此该汲极并未被硅化，此外，这也表示在该汲极侧上仅存在一LDD区域59a，而没有其它的终端区域，也没有连接面通达该汲极。该LDD区域59a直接通达该底部电极区域34a，因此该底部电极区域34a具有的较大接触电阻即可抵销该电容器154的放电现象，而该电容器宽度B2较其长度L2短亦可抵销电容器154的放电现象。该平面式SOI晶体管152的低泄漏电流亦避免了储存电容的快速放电。
为了获得最小泄漏电流的最高可能堆栈密度，该晶体管152具有一小的晶体管宽度W2，举例而言，该晶体管宽度W2为1.5F至3F；该电容器154具有水平线段的形式，其长度L2是由该内存单元150所需的最小储存电容所决定，而该晶体管宽度W2与该电容器的宽度B2几乎一致，举例而言，其偏差较小50％。在图13与图14中所示的电容器154即较该晶体管152短。
当以一快速内埋式DRAM来取代中型SRAM(静态随机存取)内存单元时，例如在一微处理器内存等级中第二与第三存取等级中，亦即在第二与第三等级快速缓冲贮存区(cache)，则产生下述计算结果；举例而言，迄今一SRAM内存单元具有的面积为134F2，其中F为最小特征尺寸，若使用介电系数εr为3.9的介电质，根据下列计算则可达成一典型内埋式DRAM电容CHEM为每内存单元10千万亿分之一法拉第；该氧化物电容为COX＝εrε0/tphys＝34.5fF/μm2，其中tphys为氧化物厚度，在此实施例中即1纳米；其使得该储存电容所需面积AMEM为AMEM＝CHEM/COX＝0.29μm2。
对最小特征尺寸为65纳米而言，该电容等于69F2，或是包含存取晶体管的整体内存为90F2；因此该内埋式DRAM内存单元所需要的面积即远较小SRAM单元所需的134F2。
假设有效氧化物厚度为1纳米，闸极与顶部硅消耗校正值为0.8纳米，由于量子机构效应的原因每单位面积所产生的电容为cox＝3.9ε0/tox＝19fF/μm2，其中tox等于1.8纳米，其表示电性有效氧化物厚度，而ε0表示自由空间的电容率；假设使用一金属闸极，则由于闸极消耗并不存在，因而其电性有效氧化物厚度将减少约0.4纳米，因此其每单位面积的电容将增加为cox＝3.9ε0/tox＝24fF/μm2。
根据本发明，该等电容亦可作为所谓的分流电容，以减少该集成电路装置的电压供应中所谓的尖峰脉冲(spike)以及减少串音(crosstalk)；其亦非常适合作为模拟电容，特别是用于震荡器或模拟-数字转换器中。该等电容亦可作为所谓的混信电路(mixed-signalcircuit)，亦即在内存单元中具有模拟电容与例如储存电容的电路。
在其它的实施例中，则利用一独立的高K值DRAM介电质来取代该闸极氧化物，其中该介电质的εr高于100，且其有效氧化物厚度较小teff而为0.1纳米，例如可使用含有钛酸锶钡(BST)的介电质或是钛酸锶钡磊晶；一DRAM内存单元所需的面积可因此而降低至约22F2。在此需使用一第二掩膜以于该SOI堆栈上定义该高K值介电质的区域。
在本发明中，将一电容整合至该FET平面中，换言之，即将电容整合至一SOI基板的所谓顶部硅层中；在使用晶体管的高品质闸极介电质作为该电容器的介电质时，该SOI电容的制造仅需要一额外的步骤。
相较于先前的技术概念而言，本发明的其它优势在于，在纯逻辑区块与内埋式DRAM区块之间为一平面式转换，此外，亦不需要深信道与接触。
在图1至图15所说明的实施例中，皆执行了LDD(轻度掺杂之汲极)掺杂与HDD(高度掺杂之汲极)掺杂；相较之下，在其它的实施例中，亦可仅实施HDD掺杂而不施行LDD掺杂。
在另一实施例中，一晶体管与该电容器彼此则呈间隔排列，并分别具有专用的连接面。
图16说明了一DRAM(动态随机存取内存)内存单元200的电路图，该DRAM内存单元200具有三晶体管M1至M2与一电容器Cs，其是由图1至图12所述的方法步骤加以制造而成。举例而言，图14所述的晶体管152是一第一情形中的晶体管M1，该电容器154则为电容器Cs；在该第一情形中，一电传导性连接是从与该半导体层16底部电极区域34a相邻的另一衬垫连通至该晶体管M2的闸极。
在一替代方式中，选择一种第二情形的布局，使得该晶体管152对应至该晶体管M2，而该电容器154对应至该电容器Cs；在此第二情形中，该覆盖电极56a电传导连接至该晶体管M1的一终端区域，以及连接至该晶体管M2的闸极区域。
该内存单元200的电路包含了一用于写入的次要电路以及一用于读取的次要电路，在读取期间，该电容器Cs的充电情形不会改变，因此不需在一读取操作之后重置此充电。
用于写入的该次要电路包含了写入晶体管M1与电容器CS，该晶体管M1的闸极终端连接至一写入字符线WWL，该晶体管M1的源极终端连接至一写入位线BL1；因此在根据上述的第一情形中，电路装置具有特别好的电性特性，该晶体管M1的汲极终端通达一储存节点X，其由该电容器154的底部电极34a所形成；该电容器Cs或154的覆盖电极56a则具有一接地电位VSS。在根据第二情形的例子中，该晶体管M1的汲极终端通达一由该电容器154的覆盖电极56a所形成的储存节点X，而该电容器Cs的底部电极34a则具有一接地电位VSS。
用于读取的该次要电路包含了晶体管M2与M3，该晶体管M3的闸极终端连接至一读取字符线RWL，该晶体管M3的汲极终端连接至一读取位线BL2，举例而言，其于读取操作的一开始即充电至一操作电位VDD；该晶体管M3的源极终端连接至晶体管M2的一汲极终端，该晶体管M2的闸极终端连接至储存节点X，该晶体管M2的源极终端则位于接地电位VSS。
该晶体管M2执行一放大器的任务，使得即使在储存节点X电荷损失的情形下亦可可靠读取；若在该储存节点X具有一正电荷，则该晶体管M2处于切换开启状态，且预充电的读取位线BL2将在读取操作期间进行放电。
由于该晶体管M2的闸极-源极电容是与该电容器Cs并联连接，因此该有效储存电容Ceff增加为Ceff＝Cs+CGS(M2)，其中Cs是该电容器Cs的电容，而CGS是该晶体管M2的闸极-源极电容；由于制造方式的原因，若该闸极氧化物与该电容器介电质是以相同介电层所制造，且在所有点上该层具有相同的层厚度，则该储存电容器Cs与例如该晶体管M2的每单位面积的电容是相同的。
该内存单元200所需的面积是由有效储存电容Ceff所决定，给定低泄漏电流与高晶体管增益(其可产生高读取电流)，便可减少该储存电容器Cs的尺寸，该储存电容器Cs所需的面积与其电性特性是在制造一具有多种内存单元200的内存单元时的主要经济考量准则，具有多种内存单元200的该内存单元亦适合在一处理器内存等级中用以取代一SRAM。
组件代表符号I、II 截面10 SOI 基板12 载体基板14 绝缘层16 半导体层16a晶体管部分16b电容器部分
18二氧化硅层20硅氮化物层22光学抗蚀剂24层堆栈26，28氧化物圆截面30，32光学抗蚀剂33注入34底部电极区域40二氧化硅层41多晶硅层42闸极氧化物46介电质50a，50b 光学抗蚀剂区域54闸极电极56覆盖电极57注入58，59LDD区域60至66间隔物70至76磊晶区域78注入80，82源极/汲极区域84信道区域90至96硅化物区域100 保护层102至136 连接面140 晶体管-电容器装置142 场效晶体管144 电容器W1，W2晶体管宽度L1，L2长度B1，B2宽度A 面积
F 最小特征尺寸150内存单元152场效晶体管154电容器200内存单元M1至M3 晶体管Cs 电容器BL1写入位线BL2读取位线RWL读取字符线WWL写入字符线X 储存节点VDD操作电位VSS接地电位
权利要求
1.一种集成电路装置(140)，其具有一电性绝缘绝缘区域及至少一组区域，该组区域形成一电容器(144)且该电容器(144)依下列顺序包含一靠近该绝缘区域的电极区域(34)，一介电区域(46)，以及一远离该绝缘区域的电极区域(56)，该绝缘区域是排列在一平面中的一绝缘层(14)的一部份，该集成电路装置(140)的该电容器(144)与至少一主动组件(142)是排列在该绝缘层(14)的同一侧，而靠近该绝缘区域的该电极区域(34)与该组件(142)的主动区域(84)是排列在一平行于该绝缘层(14)所在平面的平面中。
2.如权利要求1所述的电路装置(140)，其特征在于至少一场效晶体管(142)的信道区域(84)是该主动区域，该信道区域(84)较佳为掺杂或未掺杂，及/或该场效晶体管(142)的控制电极(54)包含与远离该绝缘区域的该电极区域(56)相同的材料及/或相同掺杂浓度的材料，及/或该场效晶体管(142)的控制电极绝缘区域(42)包含与该介电区域(46)相同的材料及/或包含一种具有与该介电区域(46)相同厚度的材料，及/或该场效晶体管(142)的控制电极绝缘区域(42)包含与该介电区域(46)不同的材料及/或包含一种具有与该介电区域(46)不同厚度的材料。
3.如权利要求2所述的电路装置(140)，其中该场效晶体管(122)是一平面式场效晶体管，及/或其中该晶体管包含辅助终端区域(58，59)，其具有与该等终端区域(80，82)传导类型相同的一掺杂，而其掺杂浓度至少较小一数量级，及/或其中该晶体管包含辅助掺杂区域，其排列在靠近该等终端区域(80，82)及/或靠近该等辅助终端区域(58，59)，并具有与该等终端区域(80，82)及/或该等辅助终端区域(58，59)传导类型不同的一掺杂，及/或其中该控制电极(54)与含有一金属半导体化合物的一区域相邻，特别是与一硅化物区域(92)相邻。
4.如权利要求2或3所述的电路装置(140)，其中该晶体管(142)的一终端区域或该晶体管(142)的两终端区域(80，82)皆与该绝缘层(14)相邻，及/或其中至少一终端区域(80，82)与含有一金属半导体化合物的一区域相邻，较佳为与一硅化物区域(90，96)相邻，及/或其中远离该绝缘区域的至少一终端区域(80，82)的一边界区域比该主动区域(84)更远离该绝缘层(14)，或其中远离该绝缘区域的至少一终端区域(80，82)的一边界区域比远离该绝缘区域的该主动区域(84)的一边界区域更近于该绝缘层(14)。
5.如权利要求2至4中任一项所述的电路装置(140)，其中间隔物(60，62)是排列在该控制电极(54)的两侧，该等间隔物含有与该控制电极不同的材料，较佳为二氧化硅或硅氮化物，或该等间隔物包含与该控制电极不同的材料，较佳为二氧化硅或硅氮化物，及/或其中一间隔物(64，66)是排列在远离该绝缘区域的该电极区域(56)的至少一侧，该间隔物含有与远离该绝缘区域的该电极区域(56)不同的材料，较佳为二氧化硅或硅氮化物，或该间隔物包含与远离该绝缘区域的该电极区域(56)不同的材料，较佳为二氧化硅或硅氮化物，及/或其中一间隔物(62a)是排列在该控制电极(54)上，且一间隔物(64a)是排列在远离该绝缘区域的该电极区域(56)上，而相间隔物则彼此接触。
6.如权利要求2至5中任一项所述的电路装置(140)，其中该场效晶体管(142)的一终端区域(82)与该电容器(144)中靠近该绝缘区域的该电极区域(34)彼此相邻且在边界具有一电传导性连接，及/或其中与靠近该绝缘区域的电极区域(34)相邻的该晶体管(152)的该终端区域(59a)不与包含一金属半导体化合物的一区域相邻，特别是不与一硅化物区域相邻，及/或其中另一终端区域(80a)与包含一金属半导体化合物的一区域(70a)相邻。
7.如权利要求6所述的电路装置(140)，其中靠近该绝缘区域的该电极区域(34)与该终端区域(82)相邻的一侧比靠近该绝缘区域的该电极区域(34)横向于该侧的一侧长，较佳为至少两倍或至少五倍长，该晶体管(142)较佳为具有一晶体管宽度(W1)，其为最小特征尺寸(F)的一倍数，较佳为大于三倍或大于五倍，或其中靠近该绝缘区域的该电极区域(34)横向于靠近该绝缘区域的该电极区域(34)与该终端区域(82)相邻一侧的一侧比与该终端区域(82)相邻的该侧长，较佳为至少为两倍长或至少为五倍长，该晶体管(152)较佳为具有一晶体管宽度(W2)，其较小最小特征尺寸(F)的三倍，较佳为较小最小特征尺寸(F)的两倍。
8.如前述各项权利要求中任一项所述的电路装置(140)，其中靠近该绝缘区域的该电极区域(34)是一单晶区域，较佳为一掺杂半导体区域，及/或其中靠近该绝缘区域的该电极区域(34)及/或该主动区域(84)具有一较小100纳米或较小50纳米的厚度，及/或其中该主动区域(34)是一单晶区域，较佳为一掺杂或未掺杂的半导体区域，及/或其中该绝缘层(14)与一载体基板(12)相邻于一侧，较佳为一含有一半导体材料或包含一半导体材料，特别是硅或单晶硅，的载体基板及/或其中该绝缘层(14)与靠近该绝缘区域的该电极区域(34)相邻于另一侧，及/或其中该等边界区域较佳为完全位于两个互相平行的平面，及/或其中该绝缘层(14)含有一电性绝缘材料，较佳为一氧化物，特别是二氧化硅，或包含一电性绝缘材料，较佳为一氧化物，特别是二氧化硅，及/或其中该主动组件(142)是一晶体管，较佳为一场效晶体管，特别是一平面式场效晶体管。
9.如前述各项权利要求中任一项所述的电路装置(140)，其中该介电区域(46)含有二氧化硅或包含二氧化硅，及/或其中该介电区域(46)包含一种介电系数大于4、或大于10、或大于50的材料，及/或其中远离该绝缘区域的该电极区域(56)含有硅，较佳为多晶硅，或包含硅，较佳为多晶硅，及/或其中远离该绝缘区域的该电极区域(56)含有一金属、或包含一金属，及/或其中远离该绝缘区域的该电极区域(56)含有一低阻抗材料，较佳为钛氮化物、钽氮化物、铷或高度掺杂的硅锗化物，及/或其中远离该绝缘区域的该电极区域(56)与含有一金属半导体化合物的一区域相邻，特别是与一硅化物区域(96)相邻。
10.如前述各项权利要求中任一项所述的电路装置(140)，其中该电路装置含有至少一处理器，较佳为一微处理器，及/或其中该电容器(154)与该主动组件(152)形成一内存单元(150)，特别是一动态随机存取内存单元，及/或其中一内存单元含有一电容器(152)与仅一晶体管(152)、或含有一电容器(Cs)与一以上的晶体管(M1至M3)，较佳为三晶体管(M1至M3)。
11.一种用于制造具有一电容器(144)的集成电路装置(140)的方法，特别是用于制造如前述各项权利要求中任一项所述的电路装置(140)，其中，下述的方法步骤可不受限于下列顺序而执行提供一基板(10)，该基板(10)含有一绝缘层(14)与一半导体层(16)，该绝缘层(14)是由一电性绝缘材料所制成，图案化该半导体层(16)以形成一电容器的至少一电极区域(34)以及以形成一晶体管(142)的至少一主动区域(84)，在该半导体层(16)图案化之后，产生至少一介电层(42，46)，在该介电层(42，46)产生之后，产生一电极层(41)，在该电极层(41)中形成远离该绝缘区域的电容器(144)的一电极(56)。
12.如权利要求11所述的方法，其特征在于下列步骤在图案化之前涂布至少一辅助层(18，20)至该半导体层(16)上，较佳为涂布一硅氮化物层(20)及/或一氧化物层(18)，较佳为在该半导体层(16)图案化期间，该辅助层(20)作为一硬掩膜，及/或掺杂该晶体管(142)的一信道区域(84)，较佳为在产生该介电层(42，46)之前掺杂该晶体管(142)的该信道区域(84)，较佳为在形成该电极层(41)之前，施行一热氧化处理以形成一圆氧化物(26，28)，及/或较佳为在产生该介电层(42，44，46)之前，掺杂靠近该绝缘区域的该电极(34)，及/或在该晶体管(122)的该主动区域(84)上产生一介电层时，同时产生该介电层(42，46)，及/或在远离该绝缘区域的电极区域(56)形成时，同时形成该晶体管(142)的一控制电极(54)。
13.如权利要求11或12所述的方法，其特征在于下列步骤较佳为在该晶体管(142)的一控制电极(54)图案化后，形成该等辅助终端区域(58，59)，该等辅助终端区域(58，59)具有的掺杂浓度低于该晶体管(142)的终端区域(80，82)，及/或较佳为在该控制电极(54)图案化之前，形成该等辅助掺杂区域，在该晶体管(142)的一控制电极(54)图案化之后，涂布另一辅助层(60至66)，较佳为涂布一硅氮化物层或一二氧化硅层，特别是一TEOS层，及/或各向异性蚀刻该另一辅助层(60至66)。
14.如权利要求11至13中任一项所述的方法，其特征在于下列步骤在远离该绝缘区域的该电极区域(56)形成之后、及/或在该晶体管(142)的一控制电极(54)图案化之后，在半导体材料所制成的未覆盖区域(16)上施行一选择性磊晶处理，及/或在远离该绝缘区域的该电极区域(56)形成之后、及/或在该控制电极(54)图案化之后，较佳为在该磊晶处理之后，掺杂该晶体管(122)的终端区域(70，72)。
15.如权利要求11至14中任一项所述的方法，其特征在于下列步骤及/或在该电极层(54)上及/或在未覆盖的半导体区域(16)上选择性形成一金属半导体化合物，特别是选择性形成硅化物。
全文摘要
本发明说明了一种集成电路装置(140)，尤其是一种含有一较佳平面式晶体管(142)与一电容器(144)的集成电路装置(140)，该电容器(144)的底部电极与该晶体管(142)的一信道区域共同排列在一SOI基板中，该电路装置(140)易于制造且具有绝佳的电子特性。
文档编号H01L21/84GK1706045SQ200380101668
公开日2005年12月7日 申请日期2003年10月10日 优先权日2002年10月18日
发明者R·布雷德洛, J·哈特维奇, C·帕查, W·雷斯纳, T·舒尔滋 申请人:因芬尼昂技术股份公司