专利名称：用于较高雪崩电压操作的具有外延层的瞬态电压抑制器的制作方法
技术领域：
本发明总的来说涉及瞬态电压抑制器(TVS)，且更加具体地涉及一种用于办公设备、照明镇流器和高亮度放电灯或基于微处理器设备的雪崩击穿二极管(ABD)。
背景技术：
越来越多地采用小电子元件来制造通讯设备、计算机、家庭立体声放大器、电视和其它电子器件，而小电子元件非常容易受到电能浪涌(surge)(即，瞬态过压)的损伤。在功率和传输线电压中的电涌变化就会严重损伤和/或损坏电子器件。此外，修复和替换这些电子器件非常昂贵。因此，就需要一种保护这些元件免受电源浪涌的经济方法。已经开发了公知的瞬态电压抑制器(TVS)的器件，以保护这些类型的设备免受这种功率浪涌或瞬态过压。采用典型为与分立基准电压二极管类似的分立器件的这些器件，来在瞬态到达并潜在损坏集成电路或类似结构之前，抑制在电源等中的瞬态高压。
在半导体浪涌抑制器中使用p-n结，有时通过使给定导电类型的层扩散进入相反导电类型的衬底来形成结。虽然这种器件令人满意地用于许多应用，但也存在许多问题。例如，电压均匀性和功率处理能力就不总是令人满意。特别地，作为关键的用户指定(customer-specified)参数的击穿电压实质上就会随器件发生改变，就会产生用户允许承受之外的击穿电压中的实质波动。因为当衬底为高电阻率区(即，低掺杂浓度)时击穿电压产生于该衬底中并且通常难于精确控制衬底和从中获得的晶锭的电阻率，所以这些波动就会上升。结果，这种器件的制造产量就相对低。而且，由于击穿趋向于在结的终止区附近产生，所以就可以限制可达到的击穿电压值，导致较高的电场在器件边缘上升，使器件的钝化不太有效。从表面处的高电场中会产生另一个问题，其降低了击穿电压同时增大了它的波动，并且还在击穿电压附近增加了漏电流。因为电压箝位比与器件的串联电阻有关，串联电阻又与器件的高电阻率区(例如，它的N-区)的厚度有关，因此就会对电压箝位比的值产生不利影响。因此，该器件就具有比期望的箝位电压更高的箝位电压。
发明内容
本发明提供一种半导体器件，该半导体器件包括重掺杂的第一导电类型的第一层，该第一层具有体区部分和在该体区部分之上设置的台阶部分。在该第一层的该台阶部分上淀积第二导电类型的第二层，以在其间形成p-n结。该第二层比该第一层更加轻的掺杂。在该第二层上形成第二导电类型的接触层。第一和第二电极分别电接触该第一层的体区部分和该接触层。
根据本发明的一个方面，在该台阶部分的侧壁上形成钝化层。
根据本发明的一个方面，通过化学气相淀积来淀积该第二层。
根据本发明的一个方面，该台阶部分是具有正倾斜角的锥形。
图1示出了用作瞬态电压抑制器的常规硅二极管芯片的剖面图。
图2示出了在图1中所示的相同层结构但具有正倾斜角的硅二极管芯片的终止区。
图3示出了根据本发明而构成的硅二极管芯片的剖面图。
图4a到4d示出了一系列工艺步骤，可以采用该一系列工艺步骤来制造图3中所示的硅二极管芯片。
图5示出了用于例如图3中所示的电压抑制器的电流-电压曲线。
具体实施例方式
现在，参照图1，图1示出了现有技术的在硅芯片10上形成的硅二极管。通常采用该器件来作为瞬态电压抑制器。在制造中，开始的晶片典型为足够大以便可容纳多个这种芯片，并且在每个晶片中并行处理多个芯片。随后切割晶片，形成单个小块或芯片，每个外壳包封一个或多个二极管器件。在大多数情况下，为方便描述本发明，好像在每个晶片中制造单个器件。
硅芯片10包括一个体区部分或形成芯片10的该体区的衬底11。它典型为相对高电阻率的材料，无论n-型或p-型导电类型都可以。在图1中，体区部分11是n-型导电类型。众所周知，这种高电阻率的体区部分11的电阻率主要决定该二极管的击穿电压，电阻率越高，击穿电压就越高(假设体区部分11足够宽以便承受该击穿电压)。芯片10包括其上形成有扩散的顶层13的台阶部分12，顶层13为重掺杂且为与体区部分11的导电类型相反的导电类型。即，在图1中，顶层13的导电类型为p+型。通过锥形侧壁12A来限定台阶12的边缘。顶层13和体区部分11形成整流p-n结14，其延伸到该台阶的侧壁12A。该芯片的底部表面典型包括接触层15，接触层15为相同的导电类型但具有比体区部分11更低的电阻率。与扩散顶层13类似，通过将适合的杂质扩散进入衬底11来形成接触层15。接触层15容易与体区部分11形成低阻欧姆连接。典型为金属的导电层分别对相对的扩散层13和15提供电极连接16A和16B。一种或多种电介质的钝化层18沿着台阶部分的侧壁且通常部分地在层13的顶表面的边缘之上延伸，以便减少边缘击穿效应。台阶12的侧壁12A为锥形，以便易于被钝化层18覆盖。典型地，通过在沟槽的中间切割来使各个芯片从晶片分离，每个芯片保留有比芯片的其他部分更薄的外缘部分19。
图1中所示的台阶结构是一种通用装置，用于因多种原因而提供具有适当的边缘终止区的器件。相对简单的工艺，从而导致低制造成本并易于钝化。然而，这种结构的一个问题是当到达器件的击穿电压时，击穿就会趋向于在器件边缘附近产生、而不会在体区中产生。体区中的击穿优于在器件的边缘处的击穿，因为在体区中比在表面处存在更少的缺陷，由此当在体区中产生击穿时击穿将更加稳定且可预测，并且使器件更加易于钝化和可以处理更大的能量。图1中所示的结构的另一个问题是高电阻率区更宽，其需要承受反向电压，该反向电压不必要地加到串联电阻值上，并从而增加了箝位电压Vc。
本发明者认识到，无论击穿在器件的边缘处或在体区中发生，都部分依赖于所谓的台阶侧壁的倾斜角。在进一步说明倾斜角和产生击穿的位置之间的关系之前，将参照图1和2来限定倾斜角。作为在此采用的倾斜角，倾斜角是指斜面和水平线之间的角度且倾斜角横跨形成p-n结的区域11和13中更加重掺杂的一个区域(在量级上无数学符号)。90度或更小的倾斜角表示负倾斜角，而大于90度的倾斜角表示正倾斜角。例如，在图1中，由于顶层13比区域11更加重掺杂，因此示出倾斜角θ为横跨顶层13。而且，由于倾斜角小于90度，因此该倾斜角为负。另一方面，图2示出了与在图1中所示的相同结构层的硅芯片的终止区，但其中倾斜角为正。
现在，将用上述方式限定的倾斜角来更加全面的说明本发明。具体地，本发明者已经确信，如果倾斜角为负，那么击穿通常产生在器件的边缘处，相反如果倾斜角为正那么击穿就会在体区中产生。就是说，在图2所示的结构中将发生体击穿，而将在图1所示的结构的边缘处发生击穿。由于这种原因，图2中所示的结构就优于图1中所示的结构。
因为在结的一侧上的耗尽区中的电荷必须与结的另一侧上的电荷平衡，因此如果倾斜角为正，击穿就会更易于在体区中产生。为了达到此目的，高电阻率区中的耗尽区就朝向具有负倾斜角的结弯曲、且弯曲远离具有正倾斜角的结(比较图1和3中所示的耗尽区D)。这种弯曲的结果，对于正倾斜角，边缘附近的耗尽区就会更宽。由于电压大部分发生在耗尽区中，对于给定电压，在耗尽区较宽时峰值电场将会更低(由于E＝V/W，其中V＝电压，W＝耗尽区宽度)。因此，当倾斜角为正时，在体区中将会更快达到临界电场。
遗憾的是，因为典型地通过蚀刻工艺来形成倾斜，而这种蚀刻工艺更加自然地产生图1中所示的倾斜，因此就难于在实际中制造图2中所示的倾斜斜率。同样地，更加难于获得具有图2中所示结构的适当的钝化覆盖物。因此，理想地，硅芯片应当具有图1中所示倾斜的倾斜角，但具有图2中所示的正倾斜角。以下将详细地进行说明，本发明者已经开发了一种满足这种需要的结构和形成此结构的方法。
图3示出了根据本发明的硅芯片310。芯片300包括p+型体区部分或衬底311，在台阶部分312上形成的n-型顶层313和在顶层313之上设置的n+型接触层315。芯片300有利地具有正倾斜角的台阶侧壁，该正倾斜角易于通过蚀刻工艺来形成。此结构不同于图1中所示的结构之处在于，衬底311现在比顶层313在量上更加重掺杂，并且相对于图1颠倒了导电类型。结果，由于在台阶侧壁312A和水平线之间横跨重掺杂衬底的倾斜角为钝角，因此倾斜角为正。
如上所述，典型通过将适合的杂质扩散进入衬底11来形成在现有技术的图1的器件中所示的顶层13。本领域普通技术人员应当清楚，当将给定导电类型的层扩散进入相反导电类型的衬底时，通常不会重掺杂衬底，因为对于重掺杂的衬底需要补偿的大量杂质不能容易地容纳在衬底晶格中。由于此原因，硅芯片的制造通常就开始于轻掺杂的衬底(任何导电类型)，以致扩散顶表面层13可以更加容易地扩散进入轻掺杂的衬底。然而，因为图3中所示的本发明的硅芯片采用重掺杂的衬底，所以由于上述原因，它就难于通过扩散工艺来制造。因此，本发明就需要不同的制造工艺。
现在，将参照图4a到4d来说明用于形成本发明的硅芯片的工艺，图4a到4d示出了它的各个制造步骤下的硅芯片500。
图4a说明了开始晶片511的一部分，在其中形成图3中所示类型的单个芯片500。为了典型应用，开始材料为相对重掺杂的单晶硅，可以为n+或p+型导电类型。为了说明目的，假设晶片511为p+型导电类型。
在图4b中，在开始晶片511的上表面上生长外延n-型表面层513，以形成整流p-n结514。可以通过本领域普通技术人员公知的任何技术来生长外延表面层513，包括(但不限于)化学气相淀积等。在图4c中，通过将适当的杂质扩散进入外延层513来形成n+型接触层515。作为替换，可以在通过外延层513之上淀积附加的外延层来形成接触层515。
图4d示出了已经形成了沟槽(或沟)555之后的芯片500，沟槽555限定出中央台阶512，其中包含整流结514。台阶512在由沟槽555限定的侧壁512A处终止。有利地，通过用湿法腐蚀各向同性地蚀刻沟槽555，以形成台阶512的侧壁512A。如上所述，倾斜的侧壁促进了其上淀积的任何层的良好覆盖。以常规方式通过不蚀刻光刻胶掩模区、在将芯片500暴露于湿法蚀刻剂之前来定位出沟槽555。沟槽的深度必须足够，以便如图所示，结514终止于台阶512的侧壁512A。
一种或多种电介质的钝化层518沿着台阶512的侧壁512A延伸且通常在接触层515的边缘之上延伸。例如，可以由氮化硅、二氧化硅、半绝缘多晶硅、硅酸盐玻璃或它们的组合物来形成钝化层518。随后，将器件金属化，以提供到达接触层515和体区部分511的电接触(未示出)。如果由晶片中制造出了许多芯片，那么就将晶片划片为单个芯片，典型通过在沟槽555的区域处或在相邻沟槽之间切割晶片实现。虽然典型地在钝化之后切割晶片，但本发明也可以包括在钝化之前进行切割的器件。
有关各种处理步骤和各个区域的尺寸的附加内容将落入本领域普通技术人员的范围，并且细节依赖于制造出的器件的应用。
与图1中所示的现有技术的硅芯片相反，不是用扩散技术，本发明通过淀积技术来形成顶层513。这就产生优点，因为可以不用考虑晶片衬底511中的杂质水平来形成顶层513。具体地，因为采用生长技术，所以可以重掺杂晶片511，因为当形成顶层513时不需要将杂质扩散进入晶片511，如上所述，将杂质扩散进入晶片511难于在重掺杂的晶片中实现。相应地，因为现在可以重掺杂晶片511，所以就能够容易地形成具有图2和3中所示的正倾斜角的芯片，由此就能够产生体击穿，而不会在器件边缘处产生击穿。
当采用作为瞬态电压抑制器时，本发明提供许多优点。将参照图5中说明的电流-电压曲线来描述本发明的电压抑制器的工作特性。器件特性典型地按照以下额定值来表示VWM(最大工作电压)，V(BR)(击穿电压)，以及VC(箝位电压)。最大工作电压VWM表示由电压抑制器保护的电路的最大正常工作电压。击穿电压V(BR)表示器件开始传导大量电流(substantial current)时的电压，而箝位电压VC表示器件处于最大额定浪涌电流IPP的最大电压。选择的VC值应当低于能够损坏被保护的电路的最小电压。
电压抑制器的品质因数是电压箝位比，其表示为箝位电压VC与击穿电压V(BR)之比。对于给定的V(BR)，VC应当尽可能低(但应高于V(BR))，以便提供较大的电压保护。尽管理想的箝位比是一(unity)，但通常箝位比大于1。现在将进行解释，本发明的器件能够比图1中所示的现有技术的器件实现更好的箝位比(即，更加接近一的比值)。本领域普通技术人员应当公知，箝位比与器件的击穿特性的微分电阻成正比。现在，参照图1中所示的现有技术，芯片的电阻率主要来自于衬底311的相对厚的体区部分。衬底的这个部分比本发明需要用来承受反向电压的部分更厚，因为本发明没有应用扩散顶层13，且由于体区部分311被掺杂为n-型从而具有相对低的杂质浓度，因此它具有相对高的电阻率，由此产生相对高的串联电阻，从而增加了击穿特性的斜率并增加了箝位比。另一方面，在图3中所示的本发明的芯片中，外延层313是高电阻率区。由于在图3的器件中的高电阻率区显著地比图1中的高电阻率区更薄，因此图3中所示的本发明的芯片就将具有较低的串联电阻，导致较低的微分电阻，由此产生较低的更加接近一的箝位比。而且，较低的箝位比还将提高器件的制造产量，因为它提供V(BR)可以落入其中的较大范围，同时仍会使器件在额定峰值脉冲电流IPP下满足特定的箝位电压。应当注意，这不是对于低电压TVS的解决方法，在低电压TVS中高电阻率区的电阻率并不那么高。由于此原因，与对于顶层使用外延层而非扩散层相关的较高成本通常对低电压TVS是不合理的。对于高压(即，电压大于大约450V)应用，现有技术结构的箝位比就不能接受，因此，在此方面，本发明就具有突出的优点。对于在大约200V-450V之间的电压，现有技术的器件具有可能存在问题的箝位比，但是，但是一般通过使用具有较大芯片尺寸的器件来弥补这个问题。
本发明的电压抑制器的另一个优点是它改善了电流处理能力。这可以通过认识到由器件消耗的峰值脉冲功率PPP等于峰值脉冲电流IPP与箝位电压之积VC来体现。即，PPP＝IPPVC器件消耗的峰值脉冲功率PPP固定且主要由它的热阻确定，其直接与芯片的顶表面区域和底表面区域相关。而且，对于给定的V(BR)，由于本发明的电压抑制器改善了箝位比，因此它将具有较低的箝位电压VC。因此，由于降低了VC，就提高了器件能够处理的峰值脉冲电流IPP。
因为p-n结采用了在衬底上形成的外延层来代替了扩散层，所以还改善了器件的电流处理能力。与在现有技术的电压抑制器中采用的扩散层对比，外延层更加均匀且无缺陷。而且，本发明的击穿电压主要产生于高电阻率外延层，而不是产生于现有技术器件的高电阻率衬底，如上所述，其比外延层具有更多的缺陷。这种非均匀性和缺陷会导致漏电并在缺陷存在的区域处形成“热点(hot spot)”。这些“热点”会导致二极管结烧毁，阻止二极管抑制瞬变。使用正倾斜角通过阻止表面击穿，还改善了器件的浪涌能力，其中表面是缺陷密度最高的区域。因为电压在更宽的表面之上扩展，以致电场(V/W)将不会到达它的临界值，所以正倾斜角就减少了表面击穿。
总之，本发明提供一种电压抑制器，该电压抑制器实现了高击穿电压。具体地，对于形成器件p-n结的顶层、通过采用外延层来代替扩散层，以致可以采用较低电阻率的衬底，已经证实击穿电压可高达600V。相比之下，图1中所示的现有技术器件就基本限于大约440V或低于440V的击穿电压。
权利要求
1.一种半导体器件，其包括重掺杂的第一导电类型的第一层，其包括体区部分和在所述体区部分之上设置的台阶部分；在所述第一层的台阶部分上淀积的第二导电类型的第二层，以在其间形成p-n结，所述第二层比第一层更加轻的掺杂；在所述第二层上形成的第二导电类型的接触层；以及第一和第二电极，所述第一和第二电极分别电接触所述第一层的体区部分和所述接触层。
2.根据权利要求1的器件，进一步包括在所述台阶部分的侧壁上形成的钝化层。
3.根据权利要求1的器件，其中通过化学气相淀积来淀积所述第二层。
4.根据权利要求1的器件，其中所述台阶部分是具有正倾斜角的锥形。
5.根据权利要求1的器件，其中所述第二层是外延层。
6.根据权利要求1的器件，其中所述器件的击穿电压至少为440V。
7.一种制造半导体器件的方法，包括提供重掺杂的第一导电类型的衬底；在所述衬底上生长第二导电类型的外延层，以形成p-n结，所所述外延层比所述衬底更加轻的掺杂；在所述外延层上形成第二导电类型的接触层；形成边缘终止区，p-n结在所述边缘终止区处终止。
8.根据权利要求7的方法，其中，所述形成该边缘终止区的步骤包括步骤蚀刻穿通衬底的至少一部分的沟槽，以限定出在其中所述p-n结定位的台阶。
9.根据权利要求7的方法，其中所述台阶是具有正倾斜角的锥形。
全文摘要
一种半导体器件，包括具有体区部分和在该体区部分之上设置的台阶部分的重掺杂的第一导电类型的第一层。在第一层的该台阶部分上淀积第二导电类型的第二层，以在其间形成p－n结。第二层比第一层更加轻的掺杂。在第二层上形成第二导电类型的接触层。第一和第二电极分别电接触第一层的体区部分和该接触层。
文档编号H01L29/02GK1729557SQ200380101665
公开日2006年2月1日 申请日期2003年10月17日 优先权日2002年10月18日
发明者杰克·恩格, 约翰·诺顿, 劳伦斯·拉泰尔扎, 詹姆斯·海斯, 吉恩－米歇尔·吉约 申请人:通用半导体公司