专利名称：半导体装置的制作方法
技术领域：
本发明涉及具有SOI(Semiconductor On Insulator)结构的半导体装置。
背景技术：
具有SOI结构的半导体装置广为人知，该SOI结构由硅基板上设置的BOX(Buried Oxide layer埋沟氧化层)层及其上的半导体层组成。例如，作为在BOX层上的半导体层形成的二极管的结构，一般有所谓的PiN二极管结构，它具有阳极即P型区域、阴极即N+型区域，以及两者之间的N-型区域(例如专利文献1-2)。为了实现具有这样结构的二极管的高耐压化，其前提条件为，即使N-型区域为完全耗尽化的状态，元件内的电场成为最大的部分中也不会产生雪崩击穿(avalanche breakdown)。
这样的二极管中，在令P型区域(阳极)及硅基板为0V，对N+型区域(阴极)施加正电压的状态下(以下称「反偏置状态」)，耗尽层从P型区域和N-型区域间的pn结向N-型区域内延伸。而且，若假定阳极-阴极间的距离足够长，由于BOX层下的硅基板起场电极的作用，因而耗尽层也从N-型区域和BOX层的边界面向N-型区域延伸。通过后者的耗尽层的延伸，前者的耗尽层的延伸变得容易，在N-型区域和P型区域之间的pn结中的电场被缓和。该效果一般称为RESURF(reducedsurface field)效果。另外，耗尽层象这样从N-型区域和BOX层的边界面延伸到N-型区域的条件称为RESURF条件。
RESURF条件若满足，则激活层内的电场的局部集中被缓和，电场呈适于高耐压的分布。此时，二极管的耐压依存于N+型区域的正下方区域中的N-型区域和BOX层的界面中的雪崩击穿。即，该二极管的耐压根据N+型区域正下方的N-型区域及BOX层内的电场引起的电压降的合计确定。其中，BOX层内的电压降很大，该电压降对二极管全体的耐压有显著影响。因而作为上述专利文献1及2中实现半导体装置的高耐压化的方法，本发明者提出了加厚BOX膜厚，并在BOX层内设置真空层等的低介电常数的区域等的对策。
加厚BOX层的方法虽然是实现半导体装置的高耐压化的最现实的手法，但是BOX层若加厚则难以获得RESURF效果，因而可能N-型区域底部的阳极侧部分难以耗尽化。另外，为了获得1000V以上的高耐压，BOX层必须为6μm以上的厚度。但是，从制造工艺的问题和制造效率的观点看，BOX层的厚度限于4μm左右。
另外，作为实现半导体元件的耐压提高的其他方法，还提出了在BOX层的表面设置凹凸部分、在BOX层内设置浮置电极的技术(专利文献3)。
而且，还有在N-型区域的底部导入SIPOS(Semi InsulatedPolysilicon)层的方法(非专利文献1)。SIPOS是将其内部电荷的迁移率抑制成极低的高电阻层，具有响应施加电场而带电、屏蔽电场的作用。SIPOS层具有使施加的电场减弱的电荷分布。另外，由于电荷的迁移率低，SIPOS层内感应的电荷难以获得达到雪崩现象的能量。
具有SIPOS层的二极管中，N-型区域内的电场集中被缓和，最终成为大致均一的电场分布，可获得接近一维PiN二极管的耐压。此时N-型区域正下方中的电场几乎只分布在BOX层内部。即，N-型区域正下方中的电压降几乎都在BOX层内产生。从而，该二极管的耐压理论上上升到BOX层的破坏电压为止。
特开平6-188438号公报 美国专利第5485030号说明书[专利文献3]特开平8-88377号公报[非专利文献]H.Funaki他「SIPOSシ一ルド層を有するSOI上に槽造化された新たな1200V MOSFET(New 1200V MOSFET structure on SOI With SIPOSshielding layer，)」ISPSD’98，p.25-28[发明解决的问题]如上所述，作为实现具有SOI结构的半导体装置的高耐压化的手法，加厚BOX层的方法是最现实的，但是加厚BOX层受到制造工艺及制造效率的限制。
另外，如上述专利文献3，在BOX层的表面设置凹凸部分时，二极管若成为反偏置状态，则在BOX表面的凹部形成用于降低元件内的电场的反相层。此时，由于形成了二极管的半导体层的底面附近发生强电场，因而与其下的BOX层的界面上有可能产生过渡性雪崩现象。因而，该雪崩现象引起初始泄漏电流和耐压变动，难以用于保持动态电压。另外，在BOX层内设置浮置电极的场合，为了使该浮置电极带电，必须预先向元件施加高电压，以发生雪崩现象。
而且，如上所述，也可以通过在BOX层上设计SIPOS膜来实现半导体装置的高耐压。但是，SIPOS膜与单结晶不同，由于中间能级多，会引起载流子激励现象。因而随着半导体元件的温度上升，该SIPOS膜的电阻率降低，泄漏电流引起的功率损失变大。从而，限制了SOI结构的大的优点之一即高温耐性。另外，由于SIPOS膜内的载流子迁移率低，因而，会产生过渡响应特性劣化的问题，即极化速度不能跟随电压施加。
本发明鉴于解决以上的问题，其目的在于提供在具有SOI结构的半导体装置中，不产生泄漏电流的问题和过渡响应性的劣化的问题的高耐压半导体元件。
发明内容
本发明应用于一种半导体装置，该装置包括半导体基板；上述半导体基板上形成的第1绝缘膜；上述第1绝缘膜上形成的第1半导体层，具有第1导电型的第1区域、第2导电型的较低电阻的第2区域以及上述第1区域和上述第2区域之间的第2导电型的较高电阻的第3区域。
根据本发明的第1方面，上述半导体装置包括上述第1半导体层底部形成的第1导电型的第4区域；设置在上述第1绝缘膜上，将上述第4区域分割成多个的第2绝缘膜。
根据本发明的第2方面，上述半导体装置包括上述第1绝缘膜的至少单面侧形成的导电性膜；将上述导电性膜分割成多个并使之与上述半导体基板及上述第1半导体层绝缘的第3绝缘膜。
根据本发明的第3方面，上述半导体装置包括上述第1绝缘膜内相互绝缘的多个导电性膜。从外部可向上述分割成多个的导电性膜分别施加规定的电位。
根据本发明的第4方面，上述半导体装置包括上述第1半导体层侧面形成的第4绝缘膜；以及经由上述第4绝缘膜沿上述第1半导体层配置，对上述第1区域和上述第2区域之间的电压进行阶段分压的分压元件。
根据本发明的第5方面，上述半导体装置包括在上述第1半导体层内部以规定的间隔形成，并扩展到上述第1半导体层底面的多个第1导电型的第5区域；在上述第1绝缘膜上以规定的间隔设置，且至少在各个上述第5区域靠上述第1区域的一侧形成的第5绝缘膜。
根据本发明的第6方面，上述半导体装置包括设置在上述第1绝缘膜上，将第1半导体层的底部分割成多个的第6绝缘膜；与上述第2区域连接的电极；上述第1半导体层内形成的与上述电极连接的第1导电型的第6区域。
图1是实施例1的半导体装置的构成图。
图2是实施例1的半导体装置的构成图。
图3是实施例1的半导体装置的阴极的正下方方向中的电场分布图。
图4是实施例1的半导体装置的制造工序的说明图。
图5是实施例1的半导体装置的制造工序的说明图。
图6是实施例1的半导体装置的制造工序的说明图。
图7是实施例1的半导体装置的制造工序的说明图。
图8是实施例1的变形例的说明图。
图9是实施例2的半导体装置的构成图。
图10是实施例2的半导体装置的阴极的正下方方向中的电场分布图。
图11是实施例2的半导体装置的制造工序的说明图。
图12是实施例2的变形例的说明图。
图13是实施例2的变形例的说明图。
图14是实施例3的半导体装置的构成图。
图15是实施例3的半导体装置的构成图。
图16是实施例3的变形例的说明图。
图17是实施例3的变形例的说明图。
图18是实施例3的变形例的说明图。
图19是实施例4的半导体装置的构成图。
图20是实施例4的变形例的说明图。
图21是实施例4的变形例的说明图。
图22是实施例5的半导体装置的构成图。
图23是实施例5的半导体装置的阴极的正下方方向中的电场分布图。
图24是实施例6的半导体装置的构成图。
图25是实施例6的半导体装置的阴极的正下方方向中的电场分布图。
1硅基板，2 BOX层，3分离氧化膜，4背面电极，5阳极电极，6阴极电极，10半导体层，11第1P型区域，12 N+型区域，13 N-型区域，14第2P型区域，21绝缘氧化膜，22绝缘氧化膜，23多晶硅，31 P型层，32分压用二极管，33、34配线，40凹部，41第3P型区域，42反相层。
具体实施例方式
以下的实施例中，作为应用本发明的半导体元件，说明PiN二极管。但是，本发明的应用不限于PiN二极管，也可广泛应用于具有与之等价的结构的例如MOSFET、IGBT、双极晶体管等。
实施例1图1及图2是本发明的实施例1的半导体装置的构成图，分别是该半导体装置的截面图及顶面图。顶面图中，为了便于说明，省略了阳极电极5及阴极电极6的图示。如这些图所示，半导体装置具有由硅基板1、第1绝缘膜即BOX层2、半导体层10(第1半导体层)组成的SOI结构。半导体层10中，形成P型(第1导电型)的第1区域即第1P型区域11、N型(第2导电型)的较低电阻的第2区域即N+型区域12，以及P型区域11和N+型区域12之间的N型的较高电阻的第3区域即N-型区域13。即，构成以第1P型区域11为阳极，N+型区域12为阴极的PiN二极管。在该PiN二极管的周围形成分离氧化膜3，与其他元件绝缘分离。另外，硅基板1的背面形成背面电极4，第1P型区域11上形成阳极电极5，N+型区域12上形成阴极电极6。
本实施例中，半导体层10的底部形成P型的第4区域即第2P型区域14。该第2P型区域14在包含N+型区域12的正下方的区域中形成。在BOX层2上设置第2绝缘膜即绝缘氧化膜21，以将第2P型区域14分割成多个。如图2，绝缘氧化膜21将第2P型区域14在第1P型区域11和N+型区域12之间区分成多个。另外，图1及图2中，由第2P型区域14和绝缘氧化膜21组成的部分仅仅在半导体层10底面的一部分形成，也可以在整个底面形成。
该结构中，第2P型区域14成为浮置状态。因而，在阳极(第1P型区域11)及硅基板1设定成0V，阴极(N+型区域12)施加正电压的状态(反偏置状态)下，分割成多个的第2P型区域14中，越靠近N+型区域12，其电位越高。即，N+型区域12正下方的第2P型区域14与N+型区域12成为大致相同电位。从而可获得这样的状态，即从该处开始越接近第1P型区域11，第2P型区域14的电位越低。
此时的N+型区域12的正下方方向中的电场分布如图3所示。图3中的d1～d5与图1对应。从该图可明白，在N+型区域12和硅基板1之间，电场的大半挤入BOX层2内部。从而，理论的耐压界限可上升到大约BOX层2的破坏电压，可实现1000V以上的耐压等级的可对应的二极管结构。另外反偏置状态中，第2P型区域14为正极充电的状态。由于在第2P型区域14的电场方向侧(硅基板1侧，以及第1P型区域11侧)存在BOX层2及绝缘氧化膜21，因而该电荷不能移动，不会发生雪崩现象。
这里，考虑在图1的结构中无第2P型区域14的情况。此时，由于半导体层10的底面附近发生强电场，因而N-型区域13和BOX层2的界面产生雪崩现象。该雪崩现象发生的空穴电流的载流子积聚在N-型区域13的底面，形成与P型区域14同样的P型的反相层。从而，即使在没有第2P型区域14时，结果也可以获得高耐压，但是由于雪崩现象引起初始泄漏电流和耐压变动，因而难以用于保持动态电压。相对地，本实施例中由于预先在N-型区域13的底面形成第2P型区域14，因而不会产生该问题。
另外本实施例中，与传统同样，半导体装置全部由单结晶硅和其氧化膜构成。此时，泄漏电流的温度特性和过渡响应特性等与传统结构(即图1中没有第2P型区域14及绝缘氧化膜21的结构)的半导体装置相同。即，通过在BOX层上设置SIPOS膜来获得高耐压的情况下不会产生过渡响应性的劣化的问题。
接着，说明本实施例的半导体装置的形成方法。首先，第1手法为分2次形成半导体层10的方法。即，首先如图4，以厚度t1堆积半导体层10，通过沟槽刻蚀及氧化膜淀积形成绝缘氧化膜21，通过离子注入形成第2P型区域14。然后如图5，令半导体层10达到厚度t2。然后，如图6通过沟槽刻蚀及氧化膜淀积形成分离氧化膜3，通过离子注入分别形成第1P型区域11、N+型区域12、N-型区域13。
另外，第2手法为，预先准备形成了第2P型区域14及绝缘氧化膜21的半导体层10并将其如图7地粘合到BOX层2的方法。粘合后，与上述第1手法同样，形成分离氧化膜3、第1P型区域11、N+型区域12、N-型区域13，如图6。
本实施例中，如图2，说明了分割成多个的第2P型区域14以条状平行设置的构成，但是第2P型区域14的分割图案不限于该形状。例如，也可采用如图8的块状的分割图案，此时也可以获得与上述同样的效果。另外，块图案若在半导体层10底面均一配设，则与上述条状图案的场合不同，不必考虑各个图案的方向，容易进行第2P型区域14的图案设计。而且，块图案若在整个半导体层10底部配置，则第2P型区域14形成时，不必与绝缘氧化膜21的图案进行掩模对齐，可实现制造工艺的简化。
实施例2图9是实施例2的半导体装置的构成图。该图中，与图1同样的要素附上同一符号，因而省略其详细说明。如该图，本实施例的半导体装置是在实施例1的半导体装置的第2P型区域14上还设置绝缘氧化膜22。该绝缘氧化膜22将第2P型区域14与PiN二极管(即第1P型区域11、N+型区域12、N-型区域13)绝缘。
换言之，该半导体装置在BOX层2的顶面侧形成作为导电性膜的具有第2P型区域14的第2半导体层。绝缘氧化膜21将第2P型区域14分割成多个且相互绝缘。另外绝缘氧化膜22将第2P型区域14与上述第1半导体层绝缘。即，绝缘氧化膜21和绝缘氧化膜22都具有作为第3绝缘膜的机能。
另外，图示虽然省略，多个第2P型区域14可分别从外部施加规定电压。
从外部向第2P型区域14施加电压时，在反偏置状态下，向N+型区域12正下方的第2P型区域14施加电压，使之成为大致与N+型区域12相同的电位。而且，通过施加电压，使从该处开始越靠近第1P型区域11，第2P型区域14的电位越低。即，本实施例中，第2P型区域14的各部分也形成与实施例1同样的电压分布。
此时的N+型区域12的正下方方向中的电场分布如图10所示。与实施例1同样，在N+型区域12和硅基板1之间，电场的大半挤入BOX层2内部。从而可实现半导体装置的高耐压化。另外，不会产生泄漏电流的增加和过渡响应特性的劣化，如实施例1所述。
说明本实施例的半导体装置的形成方法。这里，考虑分2次形成半导体层10的第1手法和预先在BOX层2粘合半导体层10的第2手法。例如，采用第2手法的场合，如图11，在BOX层2上粘合预先形成了第2P型区域14、绝缘氧化膜21、22的半导体层10。
另外作为其变形例，如图12，也可以不是在半导体层10侧，而是在硅基板1上形成第2P型区域14、绝缘氧化膜21、22并进行粘合。但是该场合，N+型区域12的正下方方向中的电场的大半挤入第2P型区域14下的绝缘氧化膜22内部。此时，该半导体装置的理论的耐压界限成为绝缘氧化膜22的破坏电压。因此，与图11的情况相比，最好形成较厚的绝缘氧化膜22。
另外本实施例中，与第2P型区域14相当的部分，只要是具有导电性，也可以是其他物质。例如也可以形成N型区域和多晶硅取代第2P型区域14。
采用多晶硅作为导电性膜时，如图13(a)，也可以采用将多晶硅23淀积到BOX层2内部的构成。该场合，例如如下地形成。即，如图13(b)，在硅基板1侧和半导体层10侧都形成BOX层2，在单方(图13(b)中的硅基板1侧)的BOX层2形成凹部，并在其上堆积多晶硅，进行深刻蚀，在该凹部内淀积多晶硅23。然后将两者粘合。结果，如图13(a)，在BOX层2的内部形成相互绝缘的多个多晶硅膜23。
图13的构成与图9的结构相比，可以用容易的工序形成。但是，图9的情况中，N+型区域12的正下方方向中的电场挤入整个BOX层2，而图13(a)的情况中，电场挤入比BOX层2内的多晶硅23更下面的部分。从而，图9的结构可以有效实现耐压的提高。
本实施例中，由第2P型区域14和绝缘氧化膜21、22组成的部分也可以在整个底面形成。另外，多个第2P型区域14的各个电位也可以不从外部施加，而由第2P型区域14间相互的电容耦合确定。
实施例3图14是表示实施例3的半导体装置的构成的顶面图。该图中，与图1同样的要素附上同一符号。本实施例中，由第1P型区域11、N+型区域12、N-型区域13组成的PiN二极管如图14地形成细长状。另外，图14中为了便于说明，省略了阳极电极5及阴极电极6的图示。在形成了该PiN二极管的半导体层10的周围，即在侧面形成作为第4绝缘膜的分离氧化膜3。在分离氧化膜3内，形成P型层31及多个二极管32。P型层31及多个二极管32，在第1P型区域11和N+型区域12之间经由配线33串联，从而构成分压元件，以对在第1P型区域11和N+型区域12之间的电压进行多阶段分压。以下，为了便于说明，构成分压元件的二极管32称为「分压用二极管32」。
如图14，分压用二极管32由N型区域和包围其的P型区域形成，两者间的pn结与分离氧化膜3分离。从而，分压用二极管32保持的电压不影响分离氧化膜3的电位。因而，与多个分压用二极管32连接的分压元件，可以对第1P型区域11和N+型区域12之间的电压进行多阶段分压。
由P型层31及分压用二极管32组成的分压元件，沿半导体层10上形成的PiN二极管的两侧设置。此时在N+型区域12的两侧设置与N+型区域12直接连接的P型层31。从而，反偏置状态下，N+型区域12的两侧的P型层31成为与第1N+型区域12相同的电位。因而，可获得从该处开始越靠近第1P型区域11、分压用二极管32的P型区域的电位越低的状态。结果，获得如图14虚线所示的等电位线的分布。
反偏置状态下，N+型区域12和硅基板1之间电场强度达到最大是在N+型区域12正下方的N-型区域13和BOX层2的界面。图15是沿图14所示半导体装置中的A1-A2线的截面图。本实施例中，N+型区域12的两侧的P型层31成为大致与第1N+型区域12相同的电位，因而反偏置状态下的等电位线如同图虚线所示分布。可以明白，电场强度成为最大的N-型区域13和BOX层2的界面中，电力线(与等电位线垂直的线)向两侧的P型层31的方向弯曲。结果，该界面中的电场的集中被缓和，因而与实施例1同样，半导体层10上形成的PiN二极管可实现高耐压。
而且该结构中，在并联多个PiN二极管以实现大电流化的场合，PiN二极管和分压元件也可交互排列，相互并联。这样，一个分压元件可用于2个PiN二极管的高耐压化，因而可抑制电路面积的增大。
另外，分压元件可以是可对第1P型区域11和N+型区域12之间的电压进行依次多段阶分压，不限于图14所示结构。图14的例中，采用分压用二极管32内的pn结与分离氧化膜3分离的结构，但是也可以用图16所示分压用二极管32a的结构代替。即，分压用二极管32a内的pn结在与分压用二极管32a的半导体层10相对的面以外的部分与分离氧化膜3连接。该结构中由于分压用二极管32a保持的电压也不影响分离氧化膜3的电位，因而与上述同样可以获得PiN二极管的高耐压化的效果。
而且，如图17，分压元件也可以由PiN二极管上平行设置的多个P型层31和在离开半导体层10的位置上形成的多个分压用二极管32b构成。各个分压用二极管32b的P型区域的电位经由配线34施加到各个P型层31。从而，反偏置状态中，N+型区域12的两侧的P型层31成为大致与N+型区域12相同的电位，可获得从该处开始越靠近第1P型区域11、P型层31的电位越低的状态。即，可获得与图14及图15同样的电压分布，并同样获得PiN二极管的高耐压化的效果。
另外如图17，通过在离开PiN二极管的位置形成分压用二极管32b，各个分压用二极管32b保持的电压不影响PiN二极管内的电位。由于不必考虑来自PiN二极管的影响，因而分压用二极管32b的构成可以是任意的。例如，若通过在多晶硅层上交互制作P型区域和N型区域来形成串联的分压用二极管32b，则二极管32b可以小型化，从而抑制元件形成面积的增加。另外，P型层31可以是具有导电性的物质，例如N型层和多晶硅等。
另外，在利用RESURF效果的二极管中，在阳极端部(第1P型区域11和N-型区域13间的pn结部)和阴极端部(N+型区域12和N-型区域13的边界部)有发生电场集中的倾向。因而，如图18，也可以沿PiN二极管的长度方向设置与第1P型区域11同电位的P型层31及与N+型区域12同电位的P型层31。此时，与第1P型区域11同电位的P型层31至少沿阳极端部设置，与N+型区域12同电位的P型层31至少沿阴极端部设置。从而，由于等电位线如该图所示弯曲，因而阳极端部及阴极端部中的电场集中被缓和，可进一步实现PiN二极管的高耐压化。
实施例4实施例1中，制造工序较复杂。例如，如图4～图6所示，半导体层的堆积工序、氧化膜的淀积工序、离子注入工序必须分成2次工序。如果分别进行1次工序，则图1中分离氧化膜3和绝缘氧化膜21成为相同高度，半导体层10和第2P型区域14形成相同深度。即，形成第2P型区域14及绝缘氧化膜21达到半导体层10顶面的结构。从而，第2P型区域14及绝缘氧化膜21为图2或图8的图案时，第1P型区域11和N+型区域12之间被完全绝缘分离，作为二极管的机能消失。
本实施例中，提出避免该问题的半导体装置结构。图19是实施例4的半导体装置的构成的顶面图。该图中，与图1同样的要素附上同一符号。另外，阳极电极5及阴极电极6的图示省略。在BOX层2上作为第5绝缘膜设置的绝缘氧化膜21扩展到半导体层10的顶面为止，在该半导体层10内的N-型区域13中，在N+型区域12侧具有凹部40。在绝缘氧化膜21的凹部40内形成作为第5区域的第2P型区域14。换言之，绝缘氧化膜21在第2P型区域14的阳极(第1P型区域11)侧形成。图示虽然省略，凹部40及第2P型区域14扩展到BOX层2为止。绝缘氧化膜21及第2P型区域14以相互规定的间隔配置，使得第1P型区域11和N+型区域12之间不完全绝缘分离。从而，半导体层10保持作为二极管的机能。
即，图19的例中，在半导体层10的中央部形成PiN二极管。在中央的二极管的两边形成浮置状态的第2P型区域14，在各个第2P型区域14的阳极(第1P型区域11)侧形成绝缘氧化膜21。
第2P型区域14与阴极侧的面中N-型区域13连接。从而，反偏置状态中，最靠近N+型区域12的第2P型区域14的电位成为与阴极电位大致相同。因而，可以获得从该处开始越靠近第1P型区域11、第2P型区域14的电位越低的状态。从而，在该半导体装置内可以获得与上述实施例3类似的电压分布。结果，通过与实施例3同样的原理，可实现半导体装置的高耐压化。
另外，反偏置状态中，第2P型区域14为正极充电的状态，相对于电场方向存在BOX层2和绝缘氧化膜21。从而，由于该电荷不能移动，因而不发生雪崩现象。另外，由于第2P型区域14及绝缘氧化膜21扩展到半导体层10的顶面，因而可分别用与第1P型区域11及分离氧化膜3相同的工序同时形成。从而，有利于该半导体装置的制造工序的简化。
图19中表示了第2P型区域14在凹部40内形成的构成，例如图20，形成绝缘氧化膜21，以完全包围第2P型区域14。但是，此时与实施例2同样，必须从外部施加规定的电压，或，利用第2P型区域14间相互的电容耦合决定各个电位。
另外，图19及图20中，为了在半导体层10的中央部形成PiN二极管，在该二极管两边直线配置第2P型区域14及绝缘氧化膜21。但是例如图21，第2P型区域14及绝缘氧化膜21也可以在第1P型区域11和N+型区域12之间配置成非直线状。即，在相对于PiN二极管的长度方向上，使第2P型区域14及绝缘氧化膜21相互错开配置，从而在第1P型区域11和N+型区域12之间不通过N-型区域13直线连接。从而，载流子的直线移动距离被限制得较短。由于雪崩现象是电子和空穴的正反馈引起的现象，因而若载流子的直线移动距离缩短(1μm以下)，则雪崩现象难以发生。通过该效果，可以进一步实现高耐压化。
实施例5图22是实施例5的半导体装置的构成的截面图。该图中，与图1同样的要素附上同一符号。与实施例1的不同在于，N+型区域12扩展到半导体层10的底面，即，扩展到BOX层2。
本实施例中，反偏置状态下的N+型区域12的正下方方向中的电场分布如图2 所示。图23中的d1～d3与图22对应。从该图可明白，N+型区域12下方向的电场可大致完全挤入BOX层2。另外，第2P型区域14具有与实施例1相同的机能，抑制BOX层2和半导体层10的界面中的电场集中。结果，在阳极-阴极间可以获得靠近1维二极管结构的电场分布。实施例1中，在N+型区域12的底部的角落部分(图1中N+型区域12的左下部)可能发生电场集中，会妨碍耐压的提高。但是，由于本实施例中不发生这样的电场集中，因而可以比实施例1进一步提高耐压。
另外，这里，对于实施例1的构成，说明了N+型区域12扩展到半导体层10的底面的结构，但是本实施例的应用不限于此。例如，对于上述实施例2～4的构成，通过形成N+型区域12，使之扩展到半导体层10的底面，也可以获得耐压提高的效果。
实施例6图24是实施例6的半导体装置的构成的截面图。该图中，与图1相同的要素附上同一符号。本实施例中，与实施例1不同，在绝缘氧化膜21间不预先形成第2P型区域14。即，绝缘氧化膜21是设置在BOX层2上的第6绝缘膜，以分割半导体层10的底面。另外，在半导体层10内，形成与阴极电极6连接的第6区域即第3P型区域41。
具有该结构的二极管成为反偏置状态，半导体层10内产生的耗尽层若达到第3P型区域41，则空穴从第3P型区域41提供给半导体层10底面，迅速形成P型反相层42。另外若P型反相层42形成，则达到第3P型区域41的耗尽层再次收缩，空穴电流停止。
此时的N+型区域12的正下方方向中的电场分布如图25所示。图25中的d1～d4与图24对应。从该图可明白，在N+型区域12和硅基板1之间，电场的大半挤入BOX层2内部。即，P型反相层42具有与实施例1的第2P型区域14相同的机能。从而，可以获得半导体装置的高耐压化的效果。
这样，由于形成P型反相层42的机制不依赖雪崩现象，因而可抑制P型反相层42形成时的初始泄漏电流。而且，由于可以较低的电流形成P型反相层42，因而可改善对于电压施加的过渡响应特性。
如上所述，根据本发明的半导体装置，可以缓和第1半导体层和第1绝缘膜的边界部分，特别是第2区域下方向中该边界部分的电场集中。从而，使该半导体装置高耐压化。
另外，由于获得高耐压的机制不伴随雪崩现象，因而在电压施加时不产生初始泄漏电流和耐压变动，从而，也适用于保持动态电压。而且，不会产生电压施加的过渡响应特性的劣化。
权利要求
1.一种半导体装置，包括半导体基板；上述半导体基板上形成的第1绝缘膜；上述第1绝缘膜上形成的第1半导体层，具有第1导电型的第1区域、第2导电型的较低电阻的第2区域以及上述第1区域和上述第2区域之间的第2导电型的较高电阻的第3区域；上述第1半导体层底部形成的第1导电型的第4区域；设置在上述第1绝缘膜上，将上述第4区域分割成多个的第2绝缘膜。
2.权利要求1所述的半导体装置，其特征在于，上述第4区域至少在上述第2区域的正下方的区域形成。
3.权利要求1所述的半导体装置，其特征在于，上述第2区域从上述第1半导体层顶面扩展到底面。
4.一种半导体装置，包括半导体基板；上述半导体基板上形成的第1绝缘膜；上述第1绝缘膜上形成的第1半导体层，具有第1导电型的第1区域、第2导电型的较低电阻的第2区域以及上述第1区域和上述第2区域之间的第2导电型的较高电阻的第3区域；上述第1绝缘膜的至少单面侧形成的导电性膜；将上述导电性膜分割成多个并使之与上述半导体基板及上述第1半导体层绝缘的第3绝缘膜。
5.权利要求4所述的半导体装置，其特征在于，可从外部向上述分割成多个的导电性膜分别施加规定的电位。
6.一种半导体装置，包括半导体基板；上述半导体基板上形成的第1绝缘膜；上述第1绝缘膜上形成的第1半导体层，具有第1导电型的第1区域、第2导电型的较低电阻的第2区域以及上述第1区域和上述第2区域之间的第2导电型的较高电阻的第3区域；以及上述第1绝缘膜内相互绝缘的多个导电性膜，可从外部向上述分割成多个的导电性膜分别施加规定的电位。
7.权利要求4或6所述的半导体装置，其特征在于，上述导电位膜在至少上述第2区域的正下方的区域形成。
8.权利要求4或6所述的半导体装置，其特征在于，上述第2区域从上述第1半导体层顶面扩展到底面。
9.一种半导体装置，包括半导体基板；上述半导体基板上形成的第1绝缘膜；上述第1绝缘膜上形成的第1半导体层，具有第1导电型的第1区域、第2导电型的较低电阻的第2区域以及上述第1区域和上述第2区域之间的第2导电型的较高电阻的第3区域；上述第1半导体层侧面形成的第4绝缘膜；以及经由上述第4绝缘膜沿上述第1半导体层配置，对上述第1区域和上述第2区域之间的电压进行阶段分压的分压元件。
10.一种半导体装置，包括半导体基板；上述半导体基板上形成的第1绝缘膜；上述第1绝缘膜上形成的第1半导体层，具有第1导电型的第1区域、第2导电型的较低电阻的第2区域以及上述第1区域和上述第2区域之间的第2导电型的较高电阻的第3区域；在上述第1半导体层内部以规定的间隔形成，并扩展到上述第1半导体层底面的多个第1导电型的第5区域；在上述第1绝缘膜上以规定的间隔设置，且至少在各个上述第5区域靠上述第1区域的一侧形成的第5绝缘膜。
11.一种半导体装置，包括半导体基板；上述半导体基板上形成的第1绝缘膜；上述第1绝缘膜上形成的第1半导体层，具有第1导电型的第1区域、第2导电型的较低电阻的第2区域以及上述第1区域和上述第2区域之间的第2导电型的较高电阻的第3区域；设置在上述第1绝缘膜上，将第1半导体层的底部分割成多个的第6绝缘膜；与上述第2区域连接的电极；上述第1半导体层内形成的与上述电极连接的第1导电型的第6区域。
全文摘要
本发明可实现具有SOI结构的半导体装置的高耐压。在BOX(Buried Oxide layer)层2上的半导体层10，形成由第1P型区域11、N
文档编号H01L29/861GK1551374SQ20041000334
公开日2004年12月1日 申请日期2004年1月19日 优先权日2003年5月12日
发明者寺岛知秀 申请人:三菱电机株式会社