专利名称：半导体器件的制作方法
技术领域：
本发明涉及是一种具有防静电保护电路的半导体器件(可控硅整流器，简称SCR)。
背景技术：
通常来说，用CMOS(互补型金属氧化物半导体)工艺规程制成的半导体器件具有栅极氧化物薄膜，因而抗静电放电(下称ESD)性能差。为此，很多用CMOS过程制成的半导体器件，在其输入/输出部分(如输入端/输出端与接地端之间和电源接线端与接地端之间)都设置抗静电保护电路。图11A和11B是普通半导体器件中形成之用作静电保护电路功能结构的纵剖面示意图。
图11A所示的半导体器件包括p-型[p--]半导体衬底71和在p-型半导体衬底71中形成的低浓度n-型[n-]半导体区72；在低浓度n-型半导体区域72中形成的高浓度n-型[n+]半导体区73及高浓度p-型[p+]半导体区74，它们与阳极端子Ta相连；所形成的高浓度n-型[n+]半导体区75桥接在p-型半导体衬底71和所述n-型半导体区72之间；在p-型半导体衬底71中形成的低浓度n-型[n-]半导体区76；高浓度n-型[n+]半导体区77形成在低浓度n-型半导体区76的上方并与之邻接，并连接到阴极端子Tc；绝缘体78用于使高浓度n-型[n+]半导体区75与高浓度n-型半导体区77隔离(比如参见美国专利US 5,502,317)。
图11B所示的半导体器件包括p-型[p--]半导体衬底81和在p-型半导体衬底81中形成的低浓度n-型[n-]半导体区82；在低浓度n-型半导体区域82中形成的高浓度n-型[n+]半导体区83及高浓度p-型[p+]半导体区84，它们与阳极端子Ta相连；同样是在低浓度n-型半导体区域82中形成的高浓度n-型[n+]半导体区85；形成高浓度p-[p-]型半导体区86，桥接在p-型半导体衬底81和低浓度n-型半导体区82之间；在p-型半导体衬底81中形成的高浓度n-型[n+]半导体区87和高浓度p-型[p+]半导体区88，它们与阴极端子Tc相连；在高浓度n-型半导体区85和高浓度p-型半导体区86之间形成多晶硅部分89a；以及元件分离区89b，用以使高浓度p-型半导体区86与高浓度n-型半导体区87分开(比如参见日本专利未审公开No.2001-185738的图3)。
事实是，在上述结构的半导体器件中，当把ESD脉动电压加到阳极端子Ta时，由p-型半导体衬底71和高浓度n-型半导体区75形成的触发二极管，或由高浓度p-型半导体区域86和高浓度n-型半导体区85形成的触发二极管中止运行，在阳极端子Ta和阴极端子Tc之间会出现短路。这就保护了氧化膜免受静电击穿。
然而，将上述结构的半导体器件设计成用来保护通常按0.18[μm]工艺规程形成的栅极氧化膜，另外，相应地在那些半导体器件中，调整形成触发二极管的p-型半导体与n-型半导体中的杂质浓度和它们的配置，使静电保护电路的触发电压约为10V。从而，随着半导体的工艺规程愈为精细(比如0.13和0.1[μm]的工艺规程)的引入，栅极氧化膜变得愈薄(如采用30[]或更小的膜厚)，一旦在栅极氧化膜栅极击穿电压Vgbd变得比触发电压Vt低(比如5-6[V])的情况，则在栅极氧化膜被静电电击穿之前，不大可能保护栅极氧化膜。
另外，在上述结构的半导体器件中，触发二极管并不直接与阳极端子Ta连接，而是要借助低浓度n-型半导体区72与82的，使得通过调整阳极端子Ta与触发二极管之间所插入的低浓度n-型半导体区72与82的电阻，可以使静电保护电路的开关特性受到控制。然而，要控制这个电阻值是困难的，而且，随着半导体工艺规程的愈为精细，会使得难于提高形成愈为严格要求的开关特性。
发明内容
本发明的目的在于提供一种半导体器件，它不仅能够高精度地控制静电保护电路的开关特性，而且能够使静电保护电路所保护的栅极氧化膜更薄。
为实现上述目的，本发明的一个方面提供一种半导体器件，它具有p-型半导体衬底，在p-型半导体衬底中形成的低浓度n-型半导体区；在该低浓度n-型半导体区内形成的第一高浓度p-型半导体区，它与第一电极连接；同样是在所述低浓度n-型半导体区中形成的第一高浓度n-型半导体区，它通过电阻元件与第一电极连接；与所述第一高浓度n-型半导体区邻接形成的低浓度p-型半导体区；在所述p-型半导体衬底中形成的第二高浓度n-型半导体区和第二高浓度p-型半导体区，它们与第二电极连接；以及元件分离部分，它形成于所述低浓度p-型半导体区和第二高浓度n-型半导体区之间。
按照本发明的另一方面，提供一种在0.18μm或者更低工艺规程下制得的半导体器件，作为用于保护所述半导体器件端子的保护电路，该半导体器件，设置半导体开关元件电路，它在输入电压低于栅极击穿电压时导通。
从以下参照附图对优选实施例的描述，将使本发明的这种以及其它目的和特点变得愈为清晰，其中图1A-1C是表示本发明第一实施例半导体器件各种示例的纵向剖面图；图2是第一实施例半导体器件的等效电路图；图3是表示第一实施例半导体器件中所用静电保护电路之开关特性的TLP曲线图；图4A和4B是表示外电阻Rext的设计布局示例的俯视图；图5A-5C是表示本发明第二实施例半导体器件各种示例的纵向剖面图；图6A-6C是表示本发明第三实施例半导体器件各种示例的纵向剖面图；图7A-7C是表示本发明第四实施例半导体器件各种示例的纵向剖面图；图8是第四实施例半导体器件的等效电路图；图9A-9C是表示本发明第五实施例半导体器件各种示例的纵向剖面图；图10A-10C是表示本发明第六实施例半导体器件各种示例的纵向剖面图；图11A和11B是表示普通半导体器件中形成的作为静电保护电路功能的结构纵向剖面图。
具体实施例方式
首先，说明本发明第一实施例的半导体器件。图1A-1C是表示本发明第一实施例半导体器件的纵向剖面图。如这些附图所示，本实施例的半导体器件包括p-型[p--]半导体衬底11(下称“p衬底11”)；在p衬底11中形成的低浓度n-型[n-]半导体区12(下称“n阱12”)；在n阱12中形成的第一高浓度p-[p+]型半导体区13(下称“p+区13”)连接到阳极端子Ta；同样是在n阱12中形成的第一高浓度n-型半导体区14(下为“n+区14”)通过外电阻Rext与阳极端子Ta连接；与n+区14邻接而形成的低浓度p-型[p-]半导体区15(下称“p-区15”)桥接在p衬底11与n阱12之间，在p衬底11中形成的第二高浓度n-型[n+]半导体区16和第二高浓度p-型[p+]半导体区17(以下分别称为“n+区16”及“p+区17”)与阴极端子Tc连接；以及元件分离部分18a、18b或18c，它们用于在p-区15和n+区16之间(即阳极和阴极之间)分离。本实施例中，将元件分离部分18a、18b或18c分别形成为LOCOS(硅的局部氧化)部分18a，沟道部分18b或栅极部分18c。
在上述结构的半导体器件中，p衬底11、n阱12和p+区13共同形成pnp型双极式晶体管Qa，并且n阱12、p衬底11和n+区16共同形成npn型双极式晶体管Qb。另外，在上述结构的半导体器件中，n+区14和p-区15共同形成触发二极管Da。其中，通过控制元件分离部分18a、18b或18c的元件宽度，控制晶体管Qb的基极宽度。
图2是第一实施例半导体器件的等效电路图。如该图所示，晶体管Qa的发射极连到阳极端子Ta。晶体管Qa的集电极一方面经由衬底电阻Rsub与阴极端子Tc相连，另一方面还与触发二极管Da的阳极及晶体管Qb的基极相连。晶体管Qa的基极一方面经外电阻Rext与阳极端子Ta相连，另一方面还与触发二极管Da的阴极及晶体管Qb的集电极相连。晶体管Qb的发射极与阴极端子Tc相连。
在上述结构的半导体器件中，当把正ESD脉动电压加给阳极端子Ta时，经外电阻Rext使触发二极管Da被加给反向偏压，而且，如果所述反向偏差高于触发二极管Da的击穿电压，则击穿电流流过该触发二极管Da从其阳极到达阴极。当这个击穿电流流到接地的阴极端子Tc时，衬底电阻Rsub抬高晶体管Qb的基极电位，从而使晶体管Qb导通。当集电极电流流过晶体管Qb时，所述外电阻Rext使晶体管Qa的基极电位降低，从而使晶体管Qa导通。晶体管Qa的集电极电流等于晶体管Qb基极电流，从而，使上述整个工作过程处于正反馈控制下。按照这种方式，得以持续进行实现静电保护的操作(即保持阳极端子Ta与阴极端子Tc之间的短路路径的操作)。
图3是表示TLP(传输线脉冲)曲线图，该曲线表示本实施例半导体器件所用静电保护电路的开关特性。其中，以实线表示本实施例中所得到的TLP曲线，并且为了比较，还以虚线表示普通结构中所得到的TLP曲线。该图中的横轴被取为电压值，纵轴被取为电流值。另外，作为横轴上的参数逐一表示电源电压VDD、保持电压Vh(即维持静电保护操作的电压)、栅极击穿电压Vgbd(即所要保护的CMOS栅极氧化膜被击穿的电压)，以及触发电压Vt、Vt′(即静电保护操作开始的电压)。
如上所述，本实施例的半导体器件中，并非像通常所用的那样通过p衬底与n+区的组合(见图11A)，或者通过彼此按一定间隔形成的p+区和n+区的组合(见图11B)，而是由互相邻接的n+区14和p-区15形成触发二极管Da的p-/n+结面。按照这种结构，通过简单地调整p-区15中的杂质浓度，就能将触发电压Vt设定得低于普通触发电压Vt′，同时也低于栅极击穿电压Vgbd。由此，随着采用愈为精细的半导体制作工艺规程，结果使栅极氧化膜变得愈薄，并使该栅极氧化膜的栅极击穿电压Vgbd变得愈低，这就能够确实且容易地把触发电压Vt设定底于所述电压。这就使得能够在栅极氧化膜静电击穿之前保护该栅极氧化膜。
另外，以互相离开一定的距离而接续地简单形成的触发二极管的p+区与n+区是彼此邻接的，这导致触发电压Vt降低到比电源电压VDD还低，这使器件处于闭锁(latch-up)状态。为避免这一点，要在电源电压VDD与栅极击穿电压Vgbd之间(如4-8[V]之间)适当地进行触发，有如本实施例所表示的那样，为实现这一点，必须使以低型掺杂渗漏(drain)法等制成的p-区15(而且其中的杂质浓度约为1018[cm-3])与n+区14邻接。
在本实施例的半导体器件中，代替那种在阳极端子与触发二极管之间接入n-阱电阻部分，并调节这种电阻部分，以控制静电保护电路的开关特性的常规结构，采用使触发二极管Da的阴极通过外电阻Rext直接与阳极端子Ta相连的结构。按照这种结构，设置对于控制晶体管Qa的开关是重要的基极电阻作为外电阻Rext，使其电阻值很容易受到控制，从而使得能够可靠地使晶体管Qa的基极电阻达到所需的阻值。因此，即使半导体的制作工艺规程愈为精细，仍然容易设定确定所述器件特性的触发电压Vt和保持电压Vh。从而，能够提高开关特性，保护良好的安全系数，提高生产率。
另外，由于使用普通的CMOS工艺过程就可以制造本实施例的半导体器件，所以无需提高成本。而且，与通常所用的ggnMOS(接地栅极nMOS)型保护器件相比，可减小SCR结构的面积。
接下来将说明有关外电阻Rext的安排设计。图4A和4B是表示外电阻Rext安排设计实例的俯视图，图4A和图4B中按照图纸从左向右的顺序布置各部件，即阳极端子Ta、外电阻Rext、p+区13、n+区14、p-区15、n+区16、p+区17以及阴极端子Tc。另外，可将端子Ta和Tc形成作为电极(焊盘)。
图4A所示的半导体器件中，外电阻Rext被布置在阳极端子Ta与n+区14之间，垂直于连接该二部件的方向。此外，在外电阻Rext的一端具有第一接点Tx，该点通过导线L2a与阳极端子Ta电连接，而另一端有第二接点Ty，该点通过导线L2b与n+区14电连接。另一方面，图4B所示的半导体器件中，外电阻Rext被布置在阳极端子Ta与n+区14之间，平行于连接该二部件的方向。此外，在外电阻Rext的一端，具有第一接点Tx，该点与阳极端子Ta电连接，而在另一端有第二接点Ty，该点通过导线L2b与n+区14电连接。按照这两种安排设计，p+区13通过导线L1与阳极端子Ta相连，n+区16及p+区17通过导线L3与阴极端子Tc相连。
按照这两种安排设计，可以增大半导体器件的面积有效利用率，从而减小它的芯片尺度。通过双层金属工艺过程即可实现这些安排设计，但从各层的面积有效利用率的观点，最好是采用三层金属处理。通过形成n-阱电阻或多晶硅电阻实现所述外电阻Rext，使其具有几千欧姆的电阻值。
接下来说明本发明半导体器件的第二实施例。图5A-5C是表示本发明第二实施例半导体器件的各个纵向剖面图。有如这些图中所示者，本实施例的半导体器件包括p衬底21；在p衬底21中形成的n阱22；形成在n阱22中的p+区23，它与阳极端子Ta连接；n+区24桥接于p衬底21与n阱22之间，并通过外电阻Rext的阳极端子Ta相连；在p衬底21中形成p-区25，与n+区24的侧面邻接；在p衬底21中形成的n+区26和p+区27，它们与阴极端子Tc连接；元件分离部分28a、28b或28c，用于在p-区25与n+区26之间的分离。本实施例所示半导体器件的等效电路与前面所述第一实施例的(见图2)相同。像第一实施例那样，可以采用普通CMOS工艺规程制成上述结构的半导体器件。因而，可以得到与前面描述的同样优点，而无需任何不适当地提高成本。
接下去说明本发明第三实施例的半导体器件。图6A-6C是表示本发明第三实施例半导体器件的纵向剖面图。如这些附图所示，本实施例的半导体器件包括p衬底31；在p衬底31中形成的n阱32；在n阱32中形成的p+区33，它与阳极端子Ta相连；n+区34桥接于p衬底31与n阱32之间，并通过外电阻Rext连接到阳极端子Ta；在p衬底31中形成的p-区35，与n+区34的下方邻接；在p衬底31中形成n+区36和p+区37，它们与阴极端子Tc连接；元件分离部分38a、38b或38c，用于在p-区35与n+区36之间的分离。本实施例半导体器件的等效电路与前面所述第一实施例的(见图2)相同。通过在p衬底31的深处形成p-区35，并使p-区35不在n+区34的侧面，而形成在下方，按照这种方式，与上述第一和第二实施例相比，能够得到有如前述同样的优点，而且能够减小芯片的横向尺度。
继而描述本发明半导体器件的第四实施例。图7A-7C是表示本发明第四实施例半导体器件的纵向剖面图。如图7A-7C所示，本实施例的半导体器件包括p-型[p--]半导体衬底41(下称“p衬底11”)；在p衬底41中形成的低浓度n-型[n-]半导体区42(下称“n阱42”)；在n阱42中形成的第一高浓度n-型[n+]型半导体区43及第一高浓度p-型[p+]型半导体区44(以下分别称为“n+区43”及“p+区44”)，它们与阳极端子Ta连接；同样是在n阱42中形成的第二高浓度n-型[n+]型半导体区45(下称“n+区45”)；与n+区45邻接形成的低浓度p-型[p-]半导体区46(下称“p-区46”)桥接在p衬底41与n阱42之间；在p衬底41中形成的第三高浓度n-型[n+]半导体区47和第二高浓度p-型[p+]半导体区48(以下分别称为“n+区47”及“p+区48”)与阴极端子Tc连接；以及元件分离部分49a、49b或49c，用于在p-区46和n+区47之间(即阳极和阴极之间)分离。本实施例中，将元件分离部分49a、49b或49c分别形成为LOCOS(硅的局部氧化)部分49a，沟道部分49b或栅极部分49c。
在上述结构的半导体器件中，p衬底41、n阱42和p+区44共同形成pnp型双极式晶体管Qa，并且n阱42、p衬底41和n+区47共同形成npn型双极式晶体管Qb。另外，在上述结构的半导体器件中，n+区45和p-区46共同形成触发二极管Da。其中，通过控制元件分离部分49a、49b或49c的元件宽度，控制晶体管Qb的基极宽度。
图8是本实施例半导体器件的等效电路图。如该图所示，晶体管Qa的发射极连到阳极端子Ta。晶体管Qa的集电极一方面经由衬底电阻Rsub与阴极端子Tc相连，另一方面还与触发二极管Da的阳极及晶体管Qb的基极相连。晶体管Qa的基极一方面经由n阱电阻Rnwell与阳极端子Ta相连，另一方面，还与触发二极管Da的阴极及晶体管Qb的集电极相连。晶体管Qb的发射极与阴极端子Tc相连。
在上述结构的半导体器件中，当把正ESD脉动电压加给阳极端子Ta时，经n阱电阻Rnwell使触发二极管Da被加给反向偏压，而且，如果所述反向偏压高于触发二极管Da的击穿电压，则击穿电流流过该触发二极管Da从其阳极到达阴极。当这个击穿电流流到接地的阴极端子Tc时，衬底电阻Rsub抬高晶体管Qb的基极电位，从而使晶体管Qb导通。当集电极电流流过晶体管Qb时，所述n阱电阻Rnwell使晶体管Qa的基极电位降低，从而使晶体管Qa导通。晶体管Qa的集电极电流等于晶体管Qb基极电流，从而，使上述整个工作过程处于正反馈控制下。按照这种方式，得以持续进行实现静电保护的操作(即保持阳极端子Ta与阴极端子Tc之间的短路路径的操作)。
如上所述，本实施例的半导体器件中，并非像通常所用的那样通过p衬底与n+区的组合(参照图11A)或者通过彼此按一定间隔形成的p+区和n+区的组合(参照图11B)，而是由互相邻接形成的n+区45和p-区46形成触发二极管Da的p-/n+结面。根据这种构造，通过简单地调整p-区46中的杂质浓度，就能将触发电压Vt设定得低于普通触发电压Vt′，同时也低于栅极击穿电压Vgbd。由此，随着采用愈为精细的半导体工艺规程，使栅极氧化膜变得愈薄，并使该栅极氧化膜的栅极击穿电压Vgbd变得愈低，这就能够确实且容易地把触发电压Vt设定底于所述电压，使得能够在栅极氧化膜静电击穿之前保护该栅极氧化膜。
附带地，以互相邻接的方式形成触发二极管的p+区与n+区，通常二者彼此离开一定的距离，这使得导致触发电压Vt降低到低于电源电压VDD，导致器件处于锁闭状态。为避免这一点，必须在电源电压VDD与栅极击穿电压Vgbd之间(如4-8[V]之间)适当地实行触发，而且有如本实施例那样，以低掺杂渗漏方法等形成的p-区46(而且其中杂质浓度约为1018[cm-3])必须与n+区45相邻连接。
在本实施例的半导体器件中，在阳极端子Ta与触发二极管Da之间插入n阱电阻Rnwell，调节该电阻值，以控制静电保护电路的开关特性。于是，与所述第一到第三实施例相比，很难控制晶体管Qa的基极电阻值。然而，反过来说，也就没有必要在p衬底41的外部设置所述的基极电阻。这有助于简化制作过程，还减少成本。
另外，使用普通的CMOS工艺过程就可以制造本实施例的半导体器件，所以无需任何不适当地提高成本。而且，本实施例的半导体器件因其SCR结构，比起通常的ggnMOS(接地栅极nMOS)型保护器件占据较小的面积。
下面描述本发明半导体器件的第五实施例。图9A-9C是表示本发明第五实施例半导体器件的纵向剖面图。如这些附图所示，本实施例的半导体装置包括p衬底51；在p衬底51中形成的n阱52；在n阱52中形成的n+区53和p+区54，它们与阳极端子Ta相连，桥接于p衬底51与n阱52之间形成的n+区55；在p衬底51中形成的p-区56与n+区55侧面邻接；在p衬底51中形成的n+区57和p+区58与阴极端子Tc连接；以及元件分离部分59a、59b或59c，用于在p-区56与n+区57之间的分离。本实施半导体器件的等效电路与前面所述第四实施例的相同(见图8)。可以像前述第一实施例那样，通过普通CMOS工艺过程可以制得有如前述那样的结构的半导体器件。于是，可以得到与上述相同的效果，无需任何不适当地提高成本。
以下是关于本发明半导体器件第六实施例的说明。图10A-10C是表示本发明第六实施例半导体器件的纵向剖面图。如这些附图所示，本实施例的半导体器件包括p衬底61；在p衬底61中形成的n阱62，在n阱62中形成的n+区63和p+区与阳极端子Ta相连；n+区65桥接于p衬底61与n阱62之间。在p衬底61中形成的p-区66，与n+区65的下方相邻连接；在p衬底61中形成的n+区67和p+区68与阴极端子Tc连接；元件分离部分69a、69b或69c，用于在p-区66与n+区67之间的分离。本实施例半导体器件的等效电路与前面所述的第四实施例的相同(参见图8)。由于在p衬底61的深处形成p-区66，不是与n+区65的侧面而是下方邻接形成所述p-区66，以这样的方式同样能够得到前面所述的优点，而且与上述第四和第五实施例相比，可以减小芯片的横向尺度。
如上所述，按照本发明的一个方面，给半导体器件提供p型半导体衬底；在该p型半导体衬底中形成低浓度n-型半导体区；在该低浓度n-型半导体区中形成的第一高浓度p型半导体区与第一电极相连；同样是在前述低浓度n-型半导体区中形成的第一高浓度n-型半导体区，通过一个电阻元件与所述第一电极相连接；与该第一高浓度n-型半导体区邻连接形成的低浓度p型半导体区；在前述p型半导体衬底中形成的第二高浓度n-型半导体区和第二高浓度p-型半导体区，它们与第二电极相连；以及元件分离部分，用于在前述低浓度p-型半导体区和第二高浓度n-型半导体区之间的分离。
另外，在上述结构的半导体器件中，形成低浓度p-型半导体区，桥接于p型半导体基板与低浓度n-型半导体区之间，并在前述p型半导体基板的外部形成电阻元件。另外，作为选择，在上所述半导体器件中形成第一高浓度n-型半导体区，桥接于前述p型半导体基板和低浓度n-型半导体区之间，并且在前述p-型半导体基板的外部形成电阻元件。
采用这些结构，能够以高精度控制静电保护电路的开关特性，并与所要受到保护的栅极氧化物薄膜的薄厚程度相适应。
另外，按照上述所构成的半导体器件，形成所述低浓度p-型半导体区，与第一高浓度n-型半导体区的侧面邻接。以这种方式的结构，使用普通CMOS工艺规程可以制得半导体器件，而无需任何不适当地提高成本。
另外，作为选择，在有如上述构成的半导体器件中，前述低浓度p-型半导体区形成于第一高浓度n-型半导体区的下方并与之邻接。采用这样的结构，能够得到有如上述相同的优点，而且与上面刚刚描述的结构相比，还能减小芯片的横向尺度。
在上述结构的半导体器件中，在第一电极与第一高浓度n-型半导体区之间形成电阻元件，使保持垂直或平行于连接这两个部件的方向。所述电阻元件的至少一端处具有与第一电极电连接的第一接点，而在其另一端处具有与第一高浓度n-型半导体区电连接的第二接点。采用这种设计布置，能够增大半导体器件的面积有效利用率，从而减小它的芯片尺度。
另外，在上述结构的半导体器件中，形成低浓度p-型半导体区，使之桥接于所述p型半导体基板与低浓度n-型半导体区之间，并在低浓度n-型半导体区内部形成电阻元件。另外，作为选择，形成所述第一高浓度n-型半导体区，使之桥接于所述p型半导体基板与低浓度n-型半导体区之间，并在低浓度n-型半导体区内部形成电阻元件。采用这些结构，能够与所要受到保护的栅极氧化物薄膜的薄厚程度相适应。
另外，在上述构成的半导体器件中，形成前述低浓度p-型半导体区，与第一高浓度n-型半导体区的侧面邻接，以这样方式能够用普通CMOS工艺过程制得半导体器件，而无需任何不适当地提高成本。
另外，作为选择，在上述结构的半导体器件中，形成所述低浓度p-型半导体区，在第一高浓度n-型半导体区的下面并与之邻接。采用这种结构，能够得到与上面所述同样的优点，而且与上面刚刚描述的结构相比，能够减小芯片的横向尺度。
按照本发明的另一方面，作为保护半导体器件之接线端子的保护电路，提供一种在0.18μm或更低规程下制得的半导体器件，它具有半导体开关元件电路，它在输入电压低于栅极击穿电压的情况下导通。另外，在以这种方式构成的半导体器件中，所述半导体开关元件电路，在构成该半导体开关元件电路的各晶体管基极之间有触发二极管，它的阴极与半导体开关元件电路的阳极连接，它的阳极与半导体开关元件电路的阴极连接。在这种方式构成的半导体器件中，触发二极管的阴极与半导体开关元件电路的阳极之间形成电阻元件。采用这种结构，通过简单地调节触发二极管中杂质的浓度，能够很容易地控制半导体开关元件电路的触发电压，从而能够与所要受到保护的栅极氧化物薄膜的薄厚程度相适应。
权利要求
1.一种半导体器件，包括p-型半导体衬底；在p-型半导体衬底中形成的低浓度n-型半导体区；第一电极；在所述低浓度n-型半导体区内形成的第一高浓度p-型半导体区，它与第一电极连接；电阻元件；在所述低浓度n-型半导体区中形成的第一高浓度n-型半导体区，它通过电阻元件与第一电极连接；与所述第一高浓度n-型半导体区邻接形成的低浓度p-型半导体区；第二电极；在所述p-型半导体衬底中形成的第二高浓度n-型半导体区，它与第二电极连接；在所述p-型半导体衬底中形成的第二高浓度p-型半导体区，它与第二电极连接；以及元件分离部分，它形成于所述低浓度p-型半导体区和第二高浓度n-型半导体区之间。
2.如权利要求1所述的半导体器件，其中，使所述低浓度p-型半导体区形成为桥接在p-型半导体衬底与低浓度n-型半导体区之间；在p-型半导体衬底外面形成所述电阻元件。
3.如权利要求1所述的半导体器件，其中，使所述第一高浓度n-型半导体区形成为桥接在p-型半导体衬底与低浓度n-型半导体区之间；在p-型半导体衬底外面形成所述电阻元件。
4.如权利要求3所述的半导体器件，其中，所述低浓度p-型半导体区形成为与第一高浓度n-型半导体区的侧面邻接。
5.如权利要求3所述的半导体器件，其中，所述低浓度p-型半导体区形成为在第一高浓度n-型半导体区的下面，并与之邻接。
6.如权利要求2-5之一所述的半导体器件，其中，在所述第一电极与第一高浓度n-型半导体区之间形成所述电阻元件，保持垂直或平行于连接所述第一电极与第一高浓度n-型半导体区的方向；所述电阻元件的至少一端处具有与第一电极电连接的第一接点，而在其另一端处具有与第一高浓度n-型半导体区电连接的第二接点。
7.如权利要求1所述的半导体器件，其中，使所述第一低浓度p-型半导体区形成为桥接在p-型半导体衬底与低浓度n-型半导体区之间；在低浓度n-型半导体区内部形成所述电阻元件。
8.如权利要求1所述的半导体器件，其中，使所述第一高浓度n-型半导体区形成为桥接在p-型半导体衬底与低浓度n-型半导体区之间；在低浓度n-型半导体区内部形成所述电阻元件。
9.如权利要求8所述的半导体器件，其中，所述低浓度p-型半导体区形成为与第一高浓度n-型半导体区的侧面邻接。
10.如权利要求8所述的半导体器件，其中，所述低浓度p-型半导体区形成为在第一高浓度n-型半导体区的下面，并与之邻接。
11.一种半导体器件，包括内部电路；保护电路，用以保护内部电路免受静电击穿；其中，按0.18μm或更低的规程制成所述半导体器件；并将所述保护电路建立成为在输入电压低于所述内部电路的栅极击穿电压条件下制成的晶体管开关元件电路。
12.如权利要求11所述的半导体器件，其中，所述半导体开关元件电路，在构成该半导体开关元件电路的各晶体管基极之间有触发二极管，它的阴极与半导体开关元件电路的阳极连接，它的阳极与半导体开关元件电路的阴极连接。
13.如权利要求12所述的半导体器件，其中，还包括连接在触发二极管的阴极与半导体开关元件电路的阳极之间的电阻元件。
全文摘要
一种半导体器件具有p－型半导体衬底；在p－型半导体衬底中形成的低浓度n－型半导体区；在低浓度n－型半导体区内形成的第一高浓度p－型半导体区，它与第一电极连接；在低浓度n－型半导体区中形成的第一高浓度n－型半导体区，它通过电阻元件与第一电极连接；与第一高浓度n－型半导体区邻接形成的低浓度p－型半导体区；在p－型半导体衬底中形成的第二高浓度n－型半导体区和第二高浓度p－型半导体区，它们与第二电极连接；以及元件分离部分，它形成于低浓度p－型半导体区和第二高浓度n－型半导体区之间。这使得能够以高精度控制静电保护电路的开关特性，从而能够与所要受到保护的栅极氧化物薄膜的薄厚程度相适应。
文档编号H01L29/74GK1531094SQ20041002836
公开日2004年9月22日 申请日期2004年3月9日 优先权日2003年3月14日
发明者小岛敏明 申请人:罗姆股份有限公司