半导体存储器件及其驱动方法以及便携式电子装置的制作方法

专利名称：半导体存储器件及其驱动方法以及便携式电子装置的制作方法
技术领域：
本发明涉及到采用非易失存储器的半导体存储器件、驱动半导体存储器件的方法、以及便携式电子装置。
背景技术：
通常，快速存储器被典型地用作非易失存储器。
如图24所示，在快速存储器中，浮栅902、绝缘膜907、以及字线903(控制栅)按此顺序经由栅绝缘膜被形成在半导体衬底901上。源线904和位线905由扩散区形成在浮栅902的二侧上，从而构成存储单元。器件隔离区906被形成在存储单元周围(见例如日本未经审查的专利公开No.Hei 5-304277(1993))。
存储单元根据浮栅902中的电荷量而保持数据。在借助于排列存储单元而构成的存储单元阵列中，借助于选择特定的字线和特定的位线并施加预定的电压，能够执行对所希望的存储单元进行重新写入/读出的操作。
在这种快速存储器中，当浮栅中的电荷量改变时，显示出图25所示的漏电流(Id)～栅电压(Vg)特性。当浮栅中的负电荷量增加时，阈值增大，且Id-Vg曲线明显地沿Vg增加的方向基本上平行地偏移。
但在这种快速存储器中，从功能的观点看，必需安置用来分隔浮栅902和字线903的绝缘膜907。此外，为了防止电荷从浮栅902泄漏，难以减小栅绝缘膜的厚度。因而难以有效地减小绝缘膜907和栅绝缘膜的厚度，从而妨碍了存储单元尺寸的减小。

发明内容
考虑到上述问题而提出了本发明，本发明的目的是提供一种方便了其微细制造的包括非易失存储器的半导体存储器件及其驱动方法以及便携式电子装置。
本发明提供了一种包含存储阵列的半导体存储器件的驱动方法，此存储阵列具有多个排列成行和列的存储单元，各个存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的作为扩散区的源和漏、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元，此方法包含下列步骤选择一个连接到待要选择的存储单元的栅电极的行线；将连接到待要选择的存储单元的源的第一列线接地；以及将第一电位施加到第二列线，同时将第二电位施加到第三列线，其中，第二列线被连接到待要选择的存储单元的漏，而第三列线被连接到邻近待要选择的存储单元的漏，同时，存储阵列中的其它行线被分隔于第二和第三列线，且第一电位由第一电路施加，第二电位由第二电路施加，第一电位有条件地使读出电流能够经由待要选择的存储单元流动，且此电流值表示待要选择的存储单元的内容。
在根据本发明的驱动方法中，第一和第二电位的数值可以彼此基本上相等。
第二电路的输出阻抗可以低于第一电路的输出阻抗。
存储单元的存储功能单元可以包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜。
存储单元可以包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜以及用来将此膜分隔于沟道区或半导体层的绝缘膜，此绝缘膜的厚度比栅绝缘膜更薄，且不小于0.8nm。
存储单元中的半导体层可以在扩散区附近具有一个区域，此区域的浓度比栅电极下方半导体层表面附近部分的浓度更高。
存储单元的至少部分存储功能单元可以重叠部分扩散区。
本发明还提供了一种半导体存储器件，它包含具有多个排列成行和列的存储单元的存储阵列，各个存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的第一和第二扩散区、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元；多个行线，其中，同一个行中所有存储单元中的栅电极被连接到公共行线；其上分别连接同一个列线中所有单元中的第一和第二扩散区的第一和第二列线；用来选择连接到待要选择的存储单元的行线的行译码装置；以及列译码装置，用来将连接到待要选择的存储单元的第二列线接地，以及用来将连接到待要选择的存储单元的第一列线连接到馈自第一电路的第一电位，以便有条件地使电流能够经由待要选择的存储单元流动，从而对待要选择的存储单元的内容进行存取，其中，列译码装置将连接到邻近待要选择的存储单元的存储单元的另一个第二列线连接到待要馈自第二电路的第二电位，而存储阵列中的所有其它的第一和第二列线被分隔于第一和第二电位，以便在待要选择的存储单元的存取过程中防止来自邻近存储单元的干扰。
为了在读出处理过程中保护被选择的单元免受寄生电流的影响，第一和第二电位的数值可以彼此基本上相等。
第二电路的输出阻抗可以低于第一电路的输出阻抗。
半导体存储器件还可以包含多个连接在相邻的第一和第二列线之间的路径门晶体管，以便在写入周期中选择性地消除存储阵列的偏压，从而避免相邻单元的干扰。
存储单元的存储功能单元可以包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜。
存储单元可以包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜以及用来将此膜分隔于沟道区或半导体层的绝缘膜，此绝缘膜的厚度比栅绝缘膜更薄，且不小于0.8nm。
存储单元中的半导体层可以在扩散区附近具有一个区域，此区域的浓度比栅电极下方半导体层表面附近部分的浓度更高。
存储单元的至少部分存储功能单元可以重叠部分扩散区。
本发明还提供了一种用来驱动半导体存储器件的方法，此半导体存储器件包含多个排列成行和列的存储单元，各个存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的第一和第二扩散区、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元、以及多个包括第一和第二线的行线，其中，同一个行中所有存储单元中的栅电极被连接到同一个行线，且同一个列线中所有单元中的第一和第二扩散区分别被连接到相应的第一和第二列线，此方法包含下列步骤将第一电位施加到连接于待要选择的存储单元的行线，以便将待要选择的存储单元的一侧上的所有第一和第二列线连接到第一节点；将待要选择的存储单元的另一侧上的所有第一和第二列线连接到第二节点；将第一节点接地；以及以预定的速度，将第二节点的电位一直提高到第二电位，以便将电子隧穿到待要选择的存储单元的栅电极，其中，预定的速度被控制成防止储存在相邻单元中的数据受到连接于被选择的存储单元的第一和第二列线之间的电位的干扰。
预定的速度可以是10V/μsec或以下。
第一电位可以约为12V。
第二电位可以约为7V。
存储单元的存储功能单元可以包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜。
存储单元可以包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜以及用来将此膜分隔于沟道区或半导体层的绝缘膜，此绝缘膜的厚度比栅绝缘膜更薄，且不小于0.8nm。
存储单元中的半导体层可以在扩散区附近具有一个区域，此区域的浓度比栅电极下方半导体层表面附近部分的浓度更高。
存储单元的至少部分存储功能单元可以重叠部分扩散区。


图1是示意剖面图，示出了根据本发明的半导体存储器件中的存储单元(第一实施方案)主要部分；图2A和2B是一些示意剖面图，各示出了根据本发明的半导体存储器件中的存储单元的修正(第二实施方案)的主要部分；图3描述了根据本发明的半导体存储器件中的存储单元(第一实施方案)的写入操作；图4描述了根据本发明的半导体存储器件中的存储单元(第一实施方案)的写入操作；图5描述了根据本发明的半导体存储器件中的存储单元(第一实施方案)的擦除操作；图6描述了根据本发明的半导体存储器件中的存储单元(第一实施方案)的擦除操作；图7描述了根据本发明的半导体存储器件中的存储单元(第一实施方案)的读出操作；图8是示意剖面图，示出了根据本发明的半导体存储器件中的存储单元(第二实施方案)的主要部分；图9是图8所示主要部分的放大示意剖面图；图10是图8所示主要部分的修正的放大示意剖面图；图11曲线示出了根据本发明的半导体存储器件中的存储单元(第二实施方案)的电学特性；图12是示意剖面图，示出了根据本发明的半导体存储器件中的存储单元的修正(第二实施方案)的主要部分；图13是示意剖面图，示出了根据本发明的半导体存储器件中的存储单元(第三实施方案)的主要部分；图14是示意剖面图，示出了根据本发明的半导体存储器件中的存储单元(第四实施方案)的主要部分；图15是示意剖面图，示出了根据本发明的半导体存储器件中的存储单元(第五实施方案)的主要部分；图16是示意剖面图，示出了根据本发明的半导体存储器件中的存储单元(第六实施方案)的主要部分；图17是示意剖面图，示出了根据本发明的半导体存储器件中的存储单元(第七实施方案)的主要部分；图18是示意剖面图，示出了根据本发明的半导体存储器件中的存储单元(第八实施方案)的主要部分；图19曲线示出了根据本发明的半导体存储器件中的存储单元(第九实施方案)的电学特性；图20是电路图，示出了根据本发明的半导体存储器件(第十实施方案)的主要部分；图21是电路图，示出了根据本发明的半导体存储器件(第十实施方案)的主要部分；图22是示意结构图，示出了其中装配了根据本发明的半导体存储器件的液晶显示器件(第十一实施方案)；图23是示意结构图，示出了其中装配了根据本发明的半导体存储器件的便携式电子装置(第十二实施方案)；图24是示意剖面图，示出了常规快速存储器的主要部分；而图25曲线示出了常规快速存储器的电学特性。
具体实施例方式
根据本发明，形成存储阵列的存储单元主要由半导体层、栅绝缘膜、栅电极、沟道区、扩散区、以及存储功能单元构成。此处，沟道区通常是导电类型与半导体层相同的区域，且表示紧邻栅电极下方的区域。扩散区表示导电类型与沟道区相反的区域。
具体地说，本发明的存储单元可以由作为扩散区的第一导电类型区域、作为沟道区的第二导电类型区域、横跨第一和第二导电类型区域的边界而排列的存储功能单元、以及经由栅绝缘膜提供的电极构成。
本发明的存储单元由形成在栅绝缘膜上的栅电极、形成在栅电极二侧上的二个存储功能单元、排列在存储功能单元的栅电极的相反侧上的二个扩散区、以及排列在栅电极下方的沟道区构成，是适合的。
在本发明的半导体器件中，半导体层被形成在半导体衬底上，最好被形成在形成于半导体衬底中的第一导电类型的阱区上。
对半导体衬底没有特殊的限制，只要能够被用于半导体器件即可，其例子包括由诸如硅、锗之类的元素半导体或诸如硅锗、GaAs、InGaAs、ZnSe、GaN之类的化合物半导体组成的体衬底。诸如SOI(绝缘体上硅)衬底、SOS衬底和多层SOI衬底、或其上具有半导体层的玻璃或塑料衬底之类的各种衬底，可以被用作其表面上具有半导体层的衬底。硅衬底和其表面上具有半导体层的SOI衬底是特别优选的。此半导体衬底或半导体层可以是(例如用外延生长方法制作的)单晶、多晶、或非晶，虽然其中流动的电流量有少许变化。
器件隔离区最好被形成在半导体层上。而且，可以借助于组合诸如晶体管、电容器、以及电阻器之类的器件、由器件形成的电路、半导体器件、以及层间绝缘膜，来形成单层或多层结构。可以用诸如LOCOS膜、沟槽氧化物膜、以及STI膜之类的各种器件隔离膜中的任何一种，来形成器件隔离区。此半导体层可以是P或N导电类型的。至少一个第一导电类型(P或N型)的阱区最好被形成在半导体层中。本技术领域所知范围内的杂质浓度可以被用作半导体层和阱区中的杂质浓度。
在采用SOI衬底作为半导体层的情况下，阱区可以被形成在表面半导体层中，且本体区可以被提供在沟道区下方。
对栅绝缘膜没有特殊的限制，只要是通常用于半导体器件的即可，其例子包括诸如氧化硅膜或氮化硅膜之类的绝缘膜或诸如氧化铝膜、氧化钛膜、氧化钽膜、或氧化铪膜之类的高介电常数膜的单层膜或叠层膜。氧化硅膜是特别优选的。栅绝缘膜的厚度约为例如1-20nm，优选约为1-6nm。栅绝缘膜可以仅仅形成在栅电极的紧邻下方，或形成为大于(宽于)栅电极。
栅电极被形成在栅绝缘膜上，呈通常用于半导体器件的形状或下端部中具有凹陷的形状。栅电极最好被形成为整体形式而不被单层或多层导电膜分隔开。栅电极可以被排列成被单层或多层导电膜分隔开的状态。栅电极在其侧壁上可以具有侧壁绝缘膜。通常，对栅电极没有特殊的限制，只要是用于半导体器件的即可，其例子包括诸如由多晶硅、诸如铜或铝的金属、诸如钨、钛、或钽之类的高难熔金属、以及高难熔金属的硅化物等组成的单层或多层膜之类的导电膜。栅电极的适当厚度例如约为50-400nm。沟道区被形成在栅电极下方。
栅电极最好仅仅被形成在存储功能单元的侧壁上，即不覆盖存储功能单元的顶部。利用这种安排，接触栓塞能够被排列得更靠近栅电极，致使便于减小存储单元的尺寸。制造具有这种简单结构的存储单元是容易的，致使能够改善成品率。
存储功能单元至少具有保持电荷的功能(以下称为“电荷保持功能”)。换言之，存储功能单元具有积累和保持电荷的功能、捕获电荷的功能、或保持电荷极化状态的功能。例如，当存储功能单元包括具有保持电荷功能的膜或区域时，此功能就呈现。具有上述功能的元件的例子包括氮化硅；硅；包括诸如磷或硼之类的杂质的硅酸盐玻璃；碳化硅；氧化铝；诸如氧化铪、氧化锆、或氧化钽之类的高介电材料；氧化锌；铁电体；金属等。因此，可以用例如包括氮化硅膜的绝缘膜；其中具有导电膜或半导体层的绝缘膜；包括至少一个导体或半导体点的绝缘膜；或包括其内部电荷被电场极化且其中的极化状态被保持的铁电膜的绝缘膜的单层或叠层结构，来形成存储功能单元。
由于氮化硅膜存在大量捕获电荷的能级而能够获得大的滞后，故氮化硅膜是特别优选的。此外，电荷保持时间长，且不发生由泄漏路径的出现而引起的电荷泄漏问题，致使保持特性良好。而且，氮化硅是一种在LSI工艺中被用作标准的材料。
利用包括诸如氮化硅膜之类的具有电荷保持功能的膜的绝缘膜作为存储功能单元，能够提高储存和保持的可靠性。由于氮化硅膜是绝缘体，故即使在部分氮化硅膜中出现电荷泄漏的情况下，整个氮化硅膜中的电荷也不立即丧失。在安排多个存储单元的情况下，与存储功能单元由导体组成的情况不一样，即使当各个存储单元之间的距离被缩短，且邻近的存储单元变得彼此相接触时，储存在存储功能单元中的信息也不丧失。而且，接触栓塞能够被排列得更靠近存储功能单元。
在某些情况下，接触栓塞能够被排列成与存储功能单元重叠。于是，就便于减小存储单元的尺寸。
为了提高储存和保持的可靠性，具有电荷保持功能的膜不总是必需具有膜的形状。具有电荷保持功能的膜最好分散地存在于绝缘膜中。
具体地说，点状的具有电荷保持功能的膜最好被分散在难以保持电荷的材料例如氧化硅中。
在采用导电膜或半导体层作为电荷保持膜的情况下，导电膜或半导体层最好经由绝缘膜来排列，致使电荷保持膜不直接与半导体层(半导体衬底、阱区、本体区、源/漏区、或扩散区)或栅电极相接触。例如，可以指出导电膜和绝缘膜的叠层结构、其中点状导电膜被分散在绝缘膜中的结构、其中导电膜被排列在形成于栅侧壁上的部分侧壁绝缘膜中的结构等。
由于注入到导体或半导体中的电荷的数量能够自由地控制且能够容易地得到多种数值，故最好采用其中具有导电膜或半导体层的绝缘膜作为存储功能单元。
而且，由于更容易借助于电荷的直接隧穿来执行写入和擦除且能够减低功耗，故最好采用包括至少一个导体或半导体点的绝缘膜作为存储功能单元。
或者，可以采用其中极化方向根据电场而改变的诸如PZT或PLZT之类的铁电膜作为存储功能单元。在此情况下，电荷主要由极化产生在铁电膜的表面中，并被保持在此状态。由于铁电膜能够得到与其中电荷馈自具有存储功能的膜外部且捕获电荷的膜相似的滞后特性，因而是优选的。此外，为了将电荷保持在铁电膜中，不必从膜外部注入电荷，从而仅仅利用膜中电荷的极化就能够得到滞后特性，致使能够以高的速度执行写入/擦除。
具有抑制电荷逃逸的区域或功能的膜，适合于作为构成存储功能单元的绝缘膜。具有抑制电荷逃逸的功能的膜的例子包括氧化硅膜。
包括在存储功能单元中的电荷保持膜，直接或经由绝缘膜被排列在栅电极的二侧上，并直接或经由栅绝缘膜被排列在半导体层(半导体衬底、阱区、本体区、或源/漏区、或扩散区)上。栅电极二侧上的电荷保持膜最好直接或经由绝缘膜被形成为覆盖栅电极的整个或部分侧壁。在一个应用例子中，在栅电极在其下端具有凹陷的情况下，电荷保持膜可以直接或经由绝缘膜被形成为完全或部分地掩埋凹陷。
扩散区可以用作源和漏区，且其导电类型与半导体层或阱区的导电类型相反。在扩散区与半导体层或阱区之间的结中，杂质浓度最好高，其理由是能够以低的电压有效地产生热电子或热空穴，并能够以较低的电压执行高速操作。对扩散区的结深度没有特殊的限制，而是能够根据待要得到的半导体存储器件的性能等恰当地调整。在采用SOI衬底作为半导体衬底的情况下，扩散区的结深度可以小于表面半导体层的厚度。扩散区的结深度最好与表面半导体层的厚度基本上相同。
扩散区可以被排列成与栅电极的端部重叠，与栅电极的端部一致，或偏移于栅电极的端部。由于当电压被施加到栅电极时，电荷保持膜下方的偏移区的反型容易程度根据积累在存储功能单元中的电荷量而大幅度改变，提高了存储效应，并减小了短沟道效应，故偏移的情况是特别有效的。但当扩散区偏移太大时，各个扩散区(源和漏)之间的驱动电流明显地减小。因此，偏移量亦即沿栅长度方向到更靠近一个栅电极端部的扩散区的距离，最好比电荷保持膜沿平行于栅长度方向延伸的厚度更短。特别优选的是，存储功能单元中具有电荷保持功能的膜或区域的至少一部分与部分扩散区重叠。这是因为作为半导体存储器件组成部分的存储单元的本质是根据仅仅存在于存储功能单元侧壁部分中的栅电极与扩散区之间的电压差而用横跨存储功能单元施加的电场来重新写入储存的信息。
部分扩散区可以延伸到高于沟道区表面或栅绝缘膜下表面的高程。在此情况下，与扩散区成一整体的导电膜被层叠在形成于半导体衬底中的扩散区上，是适当的。导电膜由诸如多晶硅或非晶硅之类的半导体、硅化物、上述的金属、高难熔金属等组成。多晶硅是特别优选的。由于多晶硅的杂质扩散速度比半导体层的快得多，故容易使半导体层中扩散区的结深度浅，从而抑制短沟道效应。在此情况下，部分扩散区最好被排列成与栅电极一起将至少部分存储功能单元夹在中间。
可以用普通的半导体工艺，例如相似于在栅电极侧壁上形成具有单层或多层结构的侧壁间隔的方法，来形成本发明的存储单元。此方法的例子包括形成栅电极，然后形成包括诸如具有保持电荷的功能的膜(以下称为“电荷保持膜”)、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、或绝缘膜/电荷保持膜/绝缘膜之类的电荷保持膜的单层膜或叠层膜，并在适当条件下对形成的膜进行回腐蚀，以便留下侧壁间隔形状的膜的方法；形成绝缘膜或电荷保持膜，在适当条件下对膜进行回腐蚀，以便留下侧壁间隔形状的膜，进一步形成电荷保持膜或绝缘膜，并相似地对膜进行回腐蚀，以便留下侧壁间隔形状的膜的方法；涂敷或淀积其中由电荷保持材料组成的颗粒被分散在包括栅电极的半导体层上的绝缘膜材料，并在适当条件下对此材料进行回腐蚀，以便留下侧壁间隔形状的绝缘膜材料的方法；以及形成栅电极，然后形成单层膜或叠层膜，并用掩模对此膜进行图形化的方法。根据另一种方法，在形成栅电极之前，形成电荷保持膜、电荷保持膜/绝缘膜、绝缘膜/电荷保持膜、绝缘膜/电荷保持膜/绝缘膜等。在成为沟道区的膜区中形成窗口，在窗口的整个表面上形成栅电极材料膜，且栅电极材料膜被图形化成包括窗口且大于窗口的形状。
下面来描述根据本发明的存储单元的制作方法的一个例子。
首先，根据已知的步骤，在半导体衬底上形成栅绝缘膜和栅电极。随后，在整个半导体衬底上，用热氧化方法形成或用CVD(化学气相淀积)方法淀积厚度为0.8-20nm，更优选为3-10nm的氧化硅膜。接着，在整个氧化硅膜上，用CVD方法淀积厚度为2-15nm，更优选为3-10nm的氮化硅膜。而且，在整个氮化硅膜上，用CVD方法淀积厚度为20-70nm的另一氧化硅膜。
随后，用各向异性腐蚀方法，对氧化硅膜/氮化硅膜/氧化硅膜进行回腐蚀，从而在栅电极侧壁上形成侧壁间隔形式的适合于储存数据的存储功能单元。
然后，用栅电极和侧壁间隔形式的存储功能单元作为掩模，注入离子，从而形成扩散层区(源/漏区)。然后，可以根据已知的步骤执行硅化物工艺或上部布线工艺。
在借助于排列本发明的存储单元而构成存储单元阵列的情况下，存储单元的最佳模式满足例如下列所有要求(1)多个存储单元的栅电极成一整体，并具有字线的功能；(2)存储功能单元被形成在字线二侧上；(3)绝缘体，确切地说是氮化硅膜将电荷保持在存储功能单元中；(4)存储功能单元由ONO(氧化物氮化物氧化物)膜构成，且氮化硅膜的表面基本上平行于栅绝缘膜的表面；(5)存储功能单元中的氮化硅膜通过氧化硅膜被隔离于字线和沟道区；(6)存储功能单元中的氮化硅膜与扩散区被重叠；(7)将其表面基本上平行于栅绝缘膜表面的氮化硅膜分隔于沟道区或半导体层的绝缘膜的厚度与栅绝缘膜的厚度彼此不同；(8)写入/擦除一个存储单元的操作，由单个字线执行；(9)在存储功能单元上不存在具有协助写入/擦除操作的功能的电极(字线)；以及(10)在与紧邻存储功能单元下方扩散区相接触的部分中，提供其导电类型与扩散区相反的高浓度杂质。对于存储单元来说，即使满足一个要求就足够了。
各个要求的特别优选的组合是例如(3)绝缘体，确切地说是氮化硅膜将电荷保持在存储功能单元中，(6)存储功能单元中的绝缘膜(氮化硅膜)与扩散区被重叠，与(9)在存储功能单元上不存在具有协助写入/擦除操作的功能的电极(字线)。
在存储单元满足要求(3)和(9)的情况下，由于下列原因而非常有用。首先，位线接触可以被排列得更靠近字线侧壁上的存储功能单元，或即使当各个存储单元之间的距离被缩短时，多个存储功能单元也不彼此干扰，且能够保持储存的信息。因此，便于减小存储单元的尺寸。在存储功能单元中的电荷保持区由导体组成的情况下，随着各个存储单元之间距离的减小，在各个电荷保持区之间由于电容性耦合而出现干扰，致使无法保持储存的信息。
在存储功能单元中的电荷保持区由绝缘体(例如氮化硅膜)组成的情况下，使各个存储单元的存储功能单元独立变得没必要。例如，对于各个存储单元，形成在被多个存储单元共用的单个字线二侧上的存储功能单元不必隔离。形成在一个字线二侧上的存储功能单元能够被共用此字线的多个存储单元共用。结果，用来隔离存储功能单元的光刻工艺变得没有必要，从而简化了制造工艺。
而且，光刻工艺中的定位裕度和用腐蚀方法减小膜的裕度变得没有必要，致使能够减小相邻存储单元之间的裕度。因此，与存储功能单元中的电荷保持区由导体(例如多晶硅膜)组成的情况相比，即使当存储功能单元以相同的微细制造水平被形成时，也能够减小存储单元的占据面积。在存储功能单元中的电荷保持区由导体组成的情况下，用来隔离各个存储单元的存储功能单元的光刻工艺是优选的，且光刻工艺中的定位裕度和用腐蚀方法减小膜的裕度是优选的。
而且，由于存储功能单元上不存在具有协助写入和擦除操作的功能的电极，且器件结构简单，工艺数目减少，致使能够提高成品率。因此，便于用晶体管作为组成部分来形成逻辑电路或模拟电路，从而能够得到价廉的半导体存储器件。
在不仅满足要求(3)和(9)，而且还满足要求(6)的情况下，本发明更加有用。
具体地说，借助于重叠存储功能单元中的电荷保持区与扩散区，能够以非常低的电压来执行写入和擦除。具体地说，用5V或以下的低电压，能够执行写入和擦除操作。从电路设计的观点看，这也是一个非常大的效应。与快速存储器不同，由于无须在芯片中产生高电压，故能够省略需要占据大面积的电荷激励电路，或能够减小其尺寸。特别是当为了逻辑LSI中的调整而提供小规模容量的存储器时，对于存储部分中的占据面积，用来驱动存储单元的外围电路的占据面积比存储单元的占据面积更占主导，结果，存储单元的电荷激励电路的省略或尺寸减小，对于减小芯片尺寸来说是最有效的。
另一方面，在要求(3)不被满足的情况下，亦即在导体将电荷保持在存储功能单元中的情况下，即使要求(6)不被满足，具体地说，即使当存储功能单元中的导体与扩散区不彼此重叠时，也能够执行写入操作。这是因为存储功能单元中的导体借助于与栅电极的电容性耦合而协助了写入操作。
在要求(9)不被满足的情况下，具体地说，在具有协助写入和擦除的功能的电极存在于存储功能单元上的情况下，即使要求(6)不被满足，具体地说，即使当存储功能单元中的绝缘体与扩散区不彼此重叠时，也能够执行写入操作。
在本发明的半导体存储器件中，晶体管可以与存储单元二侧之一或二侧串联连接，或存储单元可以与逻辑晶体管一起安装在同一个芯片上。在这种情况下，本发明的半导体器件，确切地说是存储单元能够用与制作诸如晶体管或逻辑晶体管之类的正常标准晶体管的工艺具有高度兼容性的工艺来制作，它们能够被同时制作。因此，制作存储单元和晶体管或逻辑晶体管二者的工艺非常简单，从而能够得到价廉的器件。
在本发明的半导体存储器件中，存储单元能够在一个存储功能单元中储存二个或更多个值的信息。于是，此存储单元就能够用作储存4个或更多个值的信息的存储单元。此存储单元仅仅可以储存二进制数据。利用存储功能单元的可变电阻效应，此存储单元也可以用作具有选择晶体管和存储晶体管二者的功能的存储单元。
借助于与逻辑器件、逻辑电路等进行组合，本发明的半导体存储器件能够被广泛地应用于诸如个人计算机、笔记本计算机、膝上计算机、个人助理/发射机、微型计算机、工作站、大型计算机、多处理器/计算机、任何其它类型计算系统之类的数据处理系统；诸如CPU、存储器、或数据存储器件之类的作为数据处理系统组成部分的电子零件；诸如电话、PHS、调制解调器、或路由器之类的通信装置；诸如显示屏或投影仪之类的图象显示装置；诸如打印机、扫描仪、或复印机之类的办公设备；诸如视频相机或数码相机之类的摄象装置；诸如游戏机或音乐播放机之类的娱乐设备；诸如便携式信息终端、手表、或电子词典之类的信息设备；诸如车辆导航系统或车辆音响系统之类的车载设备；用来记录/重放诸如动画、静画、或音乐的信息的AV设备；诸如洗衣机、微波炉、电冰箱、电饭煲、洗碗机、吸尘器、或空调机之类的电器；诸如按摩器、浴室秤、或测压计之类的保健装置；以及诸如IC卡或存储卡之类的便携式存储器件。确切地说，可以将半导体存储器件应用于诸如便携式电话、便携式信息终端、IC卡、存储卡、便携式计算机、便携式游戏机、数码相机、便携式动画播放机、便携式音乐播放机、电子词典、以及手表之类的便携式电子装置。若有需要，本发明的半导体存储器件可以被提供成电子器件的至少部分控制电路或数据储存电路可拆卸地装配。
优选实施方案的描述以下参照附图来详细地描述本发明的半导体存储器件、其驱动方法、以及便携式电子装置的实施方案。
第一实施方案如图1所示，第一实施方案的半导体存储器件具有存储单元1。
存储单元1具有经由栅绝缘膜103形成在P型阱区102上的栅电极104，此P型阱区102形成在半导体衬底101表面上。具有保持电荷的陷阱能级并用作电荷保持膜的氮化硅膜109，被排列在栅电极104的顶面和侧壁上。在氮化硅膜109中，栅电极104二侧部分用作存储功能单元105a和105b，以便实际保持电荷。存储功能单元指的是其中电荷由于重新写入操作而实际被积累在存储功能单元即电荷保持膜中的部分。在栅电极104二侧上的P型阱区102中，分别形成用作源区和漏区的N型扩散区107a和107b。各个扩散区107a和107b具有偏移结构。具体地说，扩散区107a和107b不达及栅电极104下方的区域121，且电荷保持膜下方的偏移区120构成部分沟道区。
主要用来保持电荷的存储功能单元105a和105b是栅电极104的二个侧壁上的部分。因此，氮化硅膜109仅仅形成在对应于这些部分的区域中就足够了(见图2A)。各个存储功能单元105a和105b可以具有这样一种结构，即其中各由导体或半导体组成的具有纳米尺寸的细微颗粒111在绝缘膜112中被分布成分立的点(见图2B)。当细微颗粒111的尺寸小于1nm时，量子效应太大，致使电荷难以通过各个点。
当尺寸超过10nm时，在室温下不出现明显的量子效应。因此，细微颗粒111的直径最好为1-10nm。用作电荷保持膜的氮化硅膜109可以在栅电极侧面上被形成为侧壁间隔形状(见图3)。
下面参照图3和4来描述存储单元写入操作的原理。先描述其存储功能单元131a和131b具有保持电荷的功能的情况。此处的“写入”表示当存储单元是N沟道型时，电子注入到存储功能单元131a和131b中。以下假设存储单元是N沟道型的来进行描述。
如图3所示，为了将电子注入(写入)第二存储功能单元131b，N型第一扩散区107a被设定为源电极，而N型第二扩散区107b被设定为漏电极。例如，0V被施加到第一扩散区107a和P型阱区102，+5V被施加到第二扩散区107b，且+5V被施加到栅电极104。在这样的电压参数下，反型层226从第一扩散区107a(源电极)延伸，但不达及第二扩散区107b(漏电极)，且出现夹断点。电子从夹断点被强电场加速到第二扩散区107b(漏电极)，成为所谓的热电子(高能导电电子)。借助于热电子注入到第二存储功能单元131b中，写入被执行。
由于在第一存储功能单元131a附近不产生热电子，故不执行写入。
另一方面，为了将电子注入(写入)到第一存储功能单元131a中，如图4所示，第二扩散区107b被设定为源电极，而第一扩散区107a被设定为漏电极。例如，0V被施加到第二扩散区107b和P型阱区102，+5V被施加到第一扩散区107a，且+5V被施加到栅电极104。借助于互换源区和漏区，使之不同于将电子注入到第二存储功能单元131b的情况，电子被注入到第一存储功能单元131a中，从而能够执行写入。
下面参照图5和6来描述存储单元擦除操作的原理。
在擦除储存在第一存储功能单元131a中的信息的第一方法中，如图5所示，借助于将正电压(例如+5V)施加到第一扩散区107a，并将0V施加到P型阱区102，第一扩散区107a与P型阱区102之间的PN结被反向偏置，进一步将负电压(例如-5V)施加到栅电极104。此时，在PN结中栅电极104附近，由于其上施加负电压的栅电极的影响，电位梯度变得陡峭。结果，在PN结的P型阱区102侧上由于带间隧穿而产生热空穴(高能正空穴)。这些热空穴被吸引到具有负电位的栅电极104，结果就被注入到第一存储功能单元131a。以这种方式，第一存储功能单元131a中信息就被擦除。此时，将0V施加到第二扩散区107b就足够了。
在擦除储存在第二存储功能单元131b中的信息的情况下，将第一扩散区的电位与第二扩散区的电位互换，来执行上述操作。
在擦除储存在第一存储功能单元131a中的信息的第二方法中，如图6所示，正电压(例如+4V)被施加到第一扩散区107a，0V被施加到第二扩散区107b，负电压(例如-4V)被施加到栅电极104，正电压(例如+0.8V)被施加到P型阱区102。此时，正向电压被施加在P型阱区102与第二扩散区107b之间，电子从而被注入到P型阱区102。
注入的电子被扩散到P型阱区102与第一扩散区107a之间的PN结，其中，电子被强电场加速，从而成为热电子。在PN结中，由这些热电子产生电子-空穴对。具体地说，借助于将正向电压施加在P型阱区102与第二扩散区107b之间，注入在P型阱区102中的电子成为触发器，从而在位于相反侧上的PN结中产生热空穴。PN结中产生的这些热空穴被吸引到具有负电位的栅电极104，结果，正空穴就被注入到第一存储功能单元131a中。
根据此方法，在仅仅不足以由带间隧穿产生热空穴的电压被施加到P型阱区与第一扩散区107a之间的PN结的情况下，从第二扩散区107b注入的电子成为在PN结中产生电子-正空穴对的触发器，热空穴从而能够被产生。因此，能够降低擦除操作中的电压。确切地说，在偏移区120(见图1)存在的情况下，PN结中的电位梯度由于其上施加负电位的栅电极而变得陡峭的效应小。结果，虽然难以由带间隧穿产生热空穴，但利用第二方法克服了此缺点，从而能够以低的电压来实现擦除操作。
在擦除储存在第一存储功能单元131a中的信息的情况下，在第一擦除方法中，+5V必需被施加到第一扩散区107a，而在第二擦除方法中，+4V就足够了。如上所述，根据第二方法，能够降低擦除时的电压，致使能够降低功耗，并能够抑制由热载流子造成的存储单元退化。
在任何一种擦除方法中，不容易在存储单元中出现过擦除。此处的过擦除指的是这样一种现象，即随着积累在存储功能单元中的正空穴的数量的增加，阈值减小而不饱和。过擦除是以快速存储器为代表的EEPROM中的一大问题。确切地说，在阈值变负的情况下，出现存储单元的选择不可能进行的严重误操作。另一方面，在本发明的半导体存储器件的存储单元中，同样在大量正空穴被积累在存储功能单元中的情况下，仅仅电子被感生在存储功能单元下方，但影响难以波及到栅绝缘膜下方沟道区中的电位。由于擦除时的阈值决定于栅绝缘膜下方的电位，故抑制了过擦除的出现。
存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上的扩散区、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元。各个存储功能单元被栅电极彼此分隔开。因此，与常规快速存储器相比，容易减小栅绝缘膜的厚度。结果，有可能容易地将比常规电场更强的电场从栅电极施加到PN结，从而以低的电压实现高速擦除操作。
此外，存储功能单元中的电荷保持区与扩散区重叠，是可取的。借助于使扩散区与存储功能单元中的电荷保持区重叠，在第一擦除方法中，热空穴被产生，而在第二擦除方法中其中产生电子和空穴耦合的PN结与电荷保持区之间的距离从而变短，致使有可能以低的电压实现高速擦除操作。
下面参照图7来进一步描述存储单元的读出操作原理。
在读出储存在第一存储功能单元131a中的信息的情况下，第一扩散区107a被设定为源电极，第二扩散区107b被设定为漏电极，并使晶体管能够工作于饱和区。例如，0V被施加到第一扩散区107a和P型阱区102，+1.8v被施加到第二扩散区107b，而+2V被施加到栅电极104。此时，在电子不被积累在第一存储功能单元131a中的情况下，漏电流容易流动。另一方面，在电子被积累在第一存储功能单元131a中的情况下，反型层不容易形成在第一存储功能单元131a附近，致使漏电流不容易流动。因此，借助于探测漏电流，就能够读出储存在第一存储功能单元131a中的信息。在施加电压以便执行夹断操作，从而读出信息的情况下，有可能以较高的精度确定第一存储功能单元131a中的电荷状态而不影响在第二存储功能单元131b中是否积累电荷。
在读出储存在第二存储功能单元131b中的信息的情况下，第二扩散区107b被设定为源电极，第一扩散区107a被设定为漏电极，并使晶体管工作。例如，将0V施加到第二扩散区107b和P型阱区102，+1.8v施加到第一扩散区107a，且+2V施加到栅电极104，就足够了。
借助于互换读出储存在第一存储功能单元131a中的信息的情况的源和漏区，能够读出储存在第二存储功能单元131b中的信息。
在留有不被栅电极104覆盖的沟道区(偏移区120)的情况下，在不被栅电极104覆盖的沟道区中，反型层根据存储功能单元131a和131b中是否存在过量电荷而被消散或形成，结果，得到了大的滞后(阈值改变)。但当偏移区120太宽时，漏电流大幅度减小，读出速度从而变得慢得多。因此，最好将偏移区120的宽度确定为能够得到足够的滞后和读出速度。
同样，在扩散区107a和107b达及栅电极104的端部，亦即扩散区107a和107b与栅电极104重叠的情况下，晶体管的阈值很少由于写入操作而改变。但源/漏端部处的寄生电阻大幅度改变，漏电流从而大幅度减小(减小量等于或大于1个数量级)。因此，借助于探测漏电流，就能够进行读出，并能够得到作为存储器的功能。在必需较大的存储器滞后效应的情况下，扩散区107a和107b与栅电极104最好不重叠(存在偏移区120)。
利用上述操作方法，每个晶体管能够选择性地写入/擦除2位。借助于将字线WL连接到存储单元的栅电极104，将第一位线BL1连接到第一扩散区107a，将第二位线BL2连接到第二扩散区107b，从而安排各个存储单元，能够构成存储单元阵列。
在上述的操作方法中，借助于互换源电极和漏电极，来执行每个晶体管2位的写入和擦除。或者，借助于固定源电极和漏电极，晶体管可以作为1位存储器工作。在此情况下，公共的固定电压可以被施加到源和漏区之一，致使连接到源/漏区的位线的数目能够被减少一半。
从上面的描述可见，在本发明的半导体存储器件的存储单元中，存储功能单元不依赖于栅绝缘膜形成，并形成在栅电极二侧上，致使有可能2位工作。由于各个存储功能单元被栅电极隔离，故有效地抑制了重新写入时的干扰。而且，由于栅绝缘膜被隔离于存储功能单元，故能够被形成得薄，从而抑制了短沟道效应。因此，能够容易地减小存储单元的尺寸因而也是半导体存储器件的尺寸。
第二实施方案如图8所示，除了各个存储功能单元261和262由电荷保持区(是为电荷积累区，并可以是具有保持电荷的功能的膜)和用来抑制电荷逃逸的区域(即具有抑制电荷逃逸的功能的膜)构成之外，根据第二实施方案的半导体存储器件的存储单元的结构基本上相似于图1的存储单元1的结构。
从改善存储器保持特性的观点看，存储功能单元包括具有保持电荷的功能的电荷保持膜和绝缘膜。在第二实施方案中，具有捕获电荷的能级的氮化硅膜242被用作电荷保持膜，而具有防止积累在电荷保持膜中的电荷损耗的功能的氧化硅膜241和243被用作绝缘膜。存储功能单元包括电荷保持膜和绝缘膜，从而防止了电荷损耗，并能够改善保持特性。与存储功能单元仅仅由电荷保持膜构成的情况相比，能够适当地减小电荷保持膜的体积，电荷在电荷保持膜中的运动被调整，从而能够抑制信息保持过程中由电荷的运动造成的特性变化的出现。
而且，利用氮化硅膜242被氧化硅膜241和243夹在中间的结构，重新写入操作时的电荷注入效率变高，致使能够执行速度更高的操作。
在存储单元中，可以用铁电体来代替氮化硅膜。
存储功能单元261和262中用来保持电荷的区域(氮化硅膜242)与扩散区212和213重叠。此处的重叠指的是至少部分用来保持电荷的区域(氮化硅膜242)存在于至少部分扩散区212和213上。参考号211表示半导体衬底，参考号214表示栅绝缘膜，参考号217表示栅电极，而参考号271表示栅电极217与扩散区212和213之间的偏移区。虽然未示出，但栅绝缘膜214下方的半导体衬底211表面用作沟道区。
下面来描述当作为存储功能单元261和262中的用来保持电荷的区域的氮化硅膜242与扩散区212和213重叠时所得到的效应。
如图9所示，在存储功能单元262周围的区域中，当栅电极217与扩散区213之间的偏移量为W1，且截面中存储功能单元262沿栅电极的沟道长度方向的宽度为W2时，存储功能单元262与扩散区213之间的重叠量被表示位W2-W1。此处重要的是，存储功能单元262中由氧化硅膜242构成的存储功能单元262与扩散区213重叠，亦即满足关系W2＞W1。
在图9中，存储功能单元中氮化硅膜242远离栅电极217的一侧的端部与远离栅电极217的一侧的存储功能单元262的端部相符，致使存储功能单元262的宽度被定义为W2。
如图10所示，当存储功能单元262a中氮化硅膜242a远离栅电极的一侧的端部与远离栅电极的一侧的存储功能单元262a的端部不相符时，W2可以被定义为从栅电极端部到氮化硅膜242a远离栅电极的一侧的端部的距离。
图11示出了在图9的存储单元结构中，当存储功能单元262的宽度W2被固定为100nm，且偏移量W1被改变时的漏电流Id。此处，漏电流是借助于假设存储功能单元262处于擦除状态(空穴被积累)且扩散区212和213分别用作源电极和漏电极而进行器件模拟所得到的。
如从图11可见，在W1是100nm或以上(亦即氮化硅膜242与扩散区213彼此不重叠)的范围内，漏电流急剧地减小。由于漏电流数值基本上正比于读出操作速度，故当W1为100nm或以上时，存储器的性能急剧地退化。另一方面，在氮化硅膜242与扩散区213彼此重叠的范围内，漏电流的减小缓慢。因此，在也考虑大规模生产中的变化的情况下，若至少部分作为具有保持电荷的功能的膜的氮化硅膜242不与源和漏区重叠，则实际上难以得到存储功能。
基于器件模拟的结果，借助于将W2固定为100nm并设定W1为60nm和100nm作为设计值而制造了存储单元阵列。在W1为60nm的情况下，作为设计值，氮化硅膜242与扩散区212和213彼此重叠40nm。在W1为100nm的情况下，作为设计值，不存在重叠。对存储单元阵列的读出时间进行了测量，并彼此比较了考虑变化的各种最差的情况。在将W1设定为60nm作为设计值的情况下，读出存取时间是另一情况的读出存取时间的100倍。实际上，读出存取时间最好是每位100毫微秒或以下。当W1＝W2时，无法达到此条件。在也考虑制造变化的情况下，(W2-W1)＞10nm更优选。
为了用相似于第一实施方案的方式读出储存在存储功能单元261(区域281)中的信息，最好将扩散区212设定为源电极，将扩散区213设定为漏电极，并在靠近沟道区中的漏区的侧上形成夹断点。具体地说，在读出储存在二个存储功能单元之一中的信息时，最好在沟道区中靠近另一个存储功能单元的区域内形成夹断点。利用此安排，不管存储功能单元262的储存状态如何，都能够以高的灵敏度探测到存储功能单元261中储存的信息，这是达到2位操作的一个重要因素。
另一方面，在仅仅用二个存储功能单元之一来储存信息的情况下，或在采用同一个储存状态的中的二个存储功能单元的情况下，不总是需要在读出时形成夹断点。
虽然在图8中未示出，但最好在半导体衬底211的表面中形成一个阱区(在N沟道器件的情况下是P型阱)。借助于形成阱区，在为存储器工作(重新写入操作和读出操作)而优化沟道区的杂质浓度时，容易控制其它的电学特性(承受电压、结电容、以及短沟道效应)。
存储功能单元最好包括基本上平行于栅绝缘膜表面排列的电荷保持膜。换言之，存储功能单元中的电荷保持膜的顶部表面的水平面最好被定位成平行于栅绝缘膜214顶部表面的水平面。具体地说，如图12所示，作为存储功能单元262的电荷保持膜的氮化硅膜242a的表面基本上平行于栅绝缘膜214的表面。换言之，氮化硅膜242a最好被形成为其水平面与对应于栅绝缘膜214表面的水平面平行。
由于存在基本上平行于存储功能单元262中栅绝缘膜214表面的氮化硅膜242a，故能够根据积累在氮化硅膜242a中的电荷量有效地控制反型层在偏移区271中形成的容易程度。于是，能够提高存储效应。借助于形成基本上平行于栅绝缘膜214的表面的氮化硅膜242a，即使在偏移量(W1)变化的情况下，也能够保持存储效应的变化比较小，从而能够抑制存储效应的变化。而且，抑制了电荷在氮化硅膜242a中的向上运动，从而能够抑制信息保持过程中由于电荷的运动而出现特性的变化。
存储功能单元262最好包括用来分隔基本上平行于栅绝缘膜214表面的氮化硅膜242a与沟道区(或阱区)的绝缘膜(例如氧化硅膜244中偏移区271上部分)。利用此绝缘膜，抑制了电荷保持膜中积累的电荷的损耗。从而能够得到保持特性更好的存储单元。
借助于控制氮化硅膜242a的厚度和控制氮化硅膜242a下方的绝缘膜(氧化硅膜244中偏移区271上部分)的厚度为常数，从半导体衬底表面到积累在电荷保持膜中的电荷的距离，能够被保持为基本上恒定。具体地说，从半导体衬底表面到积累在电荷保持膜中的电荷的距离，能够被控制在氮化硅膜242a下方绝缘膜的最小厚度值到氮化硅膜242a下方绝缘膜的最大膜厚度值与氮化硅膜242a的最大膜厚度值之和的范围内。结果，由积累在氮化硅膜242a中的电荷产生的电力线的密度基本能够被控制，从而能够大幅度减小存储单元的存储效应变化。
第三实施方案如图13所示，第三实施方案的半导体存储器件中的存储功能单元262具有这样的形状，其中，作为电荷保持膜的氮化硅膜242具有几乎均匀的厚度，并被排列成基本上平行于栅绝缘膜214的表面(区域281)，还基本上平行于栅电极217的侧面(区域282)。
在正电压被施加到栅电极217的情况下，存储功能单元262中的电力线如箭头所示二次通过氮化硅膜242(区域282和281)。当负电压被施加到栅电极217时，电力线的方向被反转。此处，氮化硅膜242的介电常数约为6，而氧化硅膜241和243的介电常数约为4。因此，与仅仅存在电荷保持膜区域281的情况相比，存储功能单元262沿电力线283的方向的有效介电常数更大，且电力线二端的电位差能够进一步减小。换言之，施加到栅电极217的大部分电压被用来提高偏移区271中的电场。
电荷在重新写入操作中之所以被注入到氮化硅膜242中，是因为产生的电荷被偏移区271中的电场吸引。因此，借助于包括箭头282所示的电荷保持膜，在重新写入操作中，就增加了注入到存储功能单元262中的电荷，从而提高了重新写入速度。
在氧化硅膜243部分也是氮化硅膜的情况下，亦即在电荷保持膜的层面与对应于栅绝缘膜214表面的层面不平行的情况下，氮化硅膜中的电荷的向上运动变得明显，保持特性从而退化。
更优选的是，由诸如介电常数非常大的氧化铪之类的高介电常数介质代替氮化硅膜来组成电荷保持膜。
存储功能单元最好还包括用来分隔基本上平行于栅绝缘膜表面的电荷保持膜与沟道区(或阱区)的绝缘膜(氧化硅膜241中偏移区271上部分)。利用此绝缘膜，抑制了电荷保持膜中积累的电荷的损耗，从而能够进一步改善保持特性。
存储功能单元最好还包括用来分隔栅电极与基本上平行于栅电极侧面延伸的电荷保持膜的绝缘膜(氧化硅膜241中与栅电极217相接触的部分)。此绝缘膜防止了电荷从栅电极注入到电荷保持膜，因而防止了电学特性的改变，从而能够改善存储单元的可靠性。
而且，以相似于第二实施方案的方式，最好控制氮化硅膜242下方绝缘膜(氧化硅膜241中偏移区271上部分)的厚度为常数，并控制栅电极侧面上的绝缘膜(氧化硅膜241中与栅电极217相接触的部分)的厚度为常数。结果，由积累在氮化硅膜242中的电荷产生的电力线的密度就能够基本上被控制，从而能够防止电荷泄漏。
第四实施方案在第四实施方案中，将描述半导体存储器件中存储单元的栅电极、存储功能单元、以及源和漏区之间距离的优化。
如图14所示，参考号A表示截面中栅电极沿沟道长度方向的长度，参考号B表示源和漏区之间的距离(沟道长度)，而参考号C表示一个存储功能单元的端部到另一个存储功能单元的端部的距离，亦即截面内一个存储功能单元中的具有保持电荷的功能的膜的(远离栅电极的侧上的)端部沿沟道长度方向到另一个存储功能单元中的具有保持电荷的功能的膜的(远离栅电极的侧上的)端部之间的距离。
在这种存储单元中，优选的是B＜C。借助于满足这一关系，在沟道区中栅电极217下方部分与扩散区212和213之间，存在着偏移区271。结果，利用积累在存储功能单元261和262(氮化硅膜242)中的电荷，整个偏移区271中反型的容易程度有效地变动。因此，提高了存储效应，且特别是实现了更高速度的读出操作。
在栅电极217与扩散区212和213彼此偏移的情况下，亦即在满足关系A＜B的情况下，当电压被施加到栅电极时，偏移区的反型容易程度根据积累在存储功能单元中的电荷量而大幅度改变，致使提高了存储效应，并能够减小短沟道效应。
但只要出现存储效应，就不总是必需存在偏移区271。而且，在不存在偏移区271的情况下，若扩散区212和213中的杂质浓度足够低，则能够在存储功能单元261和262(氮化硅膜242)中出现存储效应。
因此，A＜B＜C是最优选的。
第五实施方案除了用SOI衬底作为图15所示的第二实施方案中的半导体衬底之外，第五实施方案中的半导体存储器件的存储单元具有与第二实施方案基本上相似的结构。
在此存储单元中，埋置的氧化物膜288被形成在半导体衬底286上，且SOI层被形成在埋置的氧化物膜288上。在SOI层中，形成扩散区212和213，而其它区域是本体区287。
利用此存储单元，也得到了相似于第二实施方案的存储单元的效果。而且，能够明显地减小扩散区212和213与本体区287之间的结电容，致使能够得到器件的更高速工作和更低的功耗。
第六实施方案如图16所示，除了P型高浓度区291被加入到N型扩散区212和213的沟道侧附近之外，第六实施方案中的半导体存储器件的存储单元具有与第二实施方案存储单元基本上相似的结构。
具体地说，P型高浓度区291中的P型杂质(例如硼)的浓度高于区域292中P型杂质的浓度。P型高浓度区291中的P型杂质的适当浓度例如约为每立方厘米5×1017-1×1019。区域292中的P型杂质的浓度例如可设定为每立方厘米5×1016-1×1018。
借助于提供P型高浓度区291，存储功能单元261和262下方的扩散区212和213与半导体衬底211之间的结变得陡峭。结果，在写入和擦除操作中容易产生热载流子，写入和擦除操作的电压能够被降低，即能够以高的速度执行写入操作和擦除操作。而且，由于区域292中的杂质浓度比较低，故当存储器处于擦除状态时，阈值低，漏电流因而大。结果，读出速度被提高。因此，能够得到重新写入电压低、重新写入速度高、且读出速度高的存储单元。
在图16中，借助于在源/漏区附近和存储功能单元下方(亦即不紧邻栅电极下方)提供P型高浓度区291，明显地提高了整个晶体管的阈值。提高的程度大大高于P型高浓度区291被置于紧邻栅电极下方的情况。在写入电荷(当晶体管是N沟道型时，是电子)被积累在存储功能单元中的情况下，此差别变大。另一方面，在足够的擦除电荷(当晶体管是N沟道型时，是正空穴)被积累在存储功能单元中的情况下，整个晶体管的阈值下降到由栅电极下方沟道区(区域292)的杂质浓度所确定的阈值。亦即，擦除操作中的阈值不依赖于P型高浓度区291的杂质浓度。而写入操作中的阈值受到杂质浓度的强烈影响。因此，借助于在存储功能单元下方和源/漏区附近排列P型高浓度区291，仅仅写入操作中的阈值大幅度变动，从而能够明显地提高存储效应(写入操作中的阈值与擦除操作中的阈值之间的差别)。
第七实施方案如图17所示，除了分隔电荷保持膜(氮化硅膜242)与沟道区或阱区的绝缘膜的厚度(T1)比栅绝缘膜的厚度(T2)更小之外，第七实施方案的半导体存储器件的存储单元具有与第二实施方案基本上相似的结构。
由于在存储器的重新写入操作时对承受电压的要求，故栅绝缘膜214的厚度T2有一个下限数值。但绝缘膜的厚度T1能够被做得小于T2，而不管承受电压的要求。
由于下列理由，存储单元中T1的设计灵活性是高的。
在存储单元中，用来分隔电荷保持膜与沟道区或阱区的绝缘膜不被夹在栅电极与沟道区或阱区之间。结果，作用于栅电极于沟道区或阱区之间的强电场，不直接作用到用来分隔电荷保持膜与沟道区或阱区的绝缘膜，而是受沿横向方向从栅电极扩展的比较低的电场的作用。结果，不管对栅绝缘膜的承受电压的要求如何，T1都能够被做得小于T2。
借助于减小T1，电荷到存储功能单元的注入变得更容易，降低了写入操作和擦除操作的电压，即能够以高的速度执行写入和擦除操作。由于当电荷被积累在氮化硅膜242中时，沟道区或阱区感生的电荷量增大，故能够提高存储效应。
如图13中箭头284所示，存储功能单元中的电力线包括不通过氮化硅膜242的短电力线。在比较短的电力线上，电场强度比较高，致使沿电力线的电场在重新写入操作中起很大的作用。借助于减小T1，氮化硅膜242在图中被向下定位，箭头283所示的电力线从而通过氮化硅膜。结果，存储功能单元中沿电力线284的有效介电常数增大，从而能够进一步减小电力线二端的电位差。因此，施加到栅电极217的大部分电压被用来提高偏移区中的电场，写入操作和擦除操作从而变得更快。
相反，例如在以快速存储器为代表的EEPROM中，分隔浮栅与沟道区或阱区的绝缘膜被栅电极(控制栅)和沟道区或阱区夹在中间，致使强电场从栅电极直接作用。因此，在EEPROM中，分隔浮栅与沟道区或阱区的绝缘膜的厚度被调整，从而阻碍了存储单元功能的优化。
从上面可见，借助于设定T1＜T2而不损害存储器的承受电压性能，降低了写入和擦除操作的电压，即以高的速度执行了写入操作和擦除操作，而且能够提高存储效应。绝缘膜的厚度T1为0.8nm或以上更优选，在此厚度下，能够将制造工艺造成的均匀性和质量保持在预定的水平，这是保持特性不大幅度退化的限度。
具体地说，在设计规则中要求高承受电压的液晶驱动器LSI的情况下，为了驱动液晶平板的TFT，要求最大为15-18V的电压，致使栅氧化物膜无法正常被减薄。在将用于图象调整的非易失存储器安装在液晶驱动器LSI上的情况下，在本发明的存储单元中，分隔电荷保持膜(氮化硅膜242)与沟道区或阱区的绝缘膜的厚度，能够独立于栅绝缘膜的厚度被最佳地设计。例如，对于栅电极长度(字线宽度)为250nm的存储单元，厚度能够分别被设定为T1＝20nm和T2＝10nm，致使能够实现具有高写入效率的存储单元(当T1大于正常逻辑晶体管的厚度时不产生短沟道效应的原因是因为源和漏区偏移于栅电极)。
第八实施方案如图18所示，除了分隔电荷保持膜(氮化硅膜242)与沟道区或阱区的绝缘膜的厚度(T1)比栅绝缘膜的厚度(T2)更大之外，第八实施方案的半导体存储器件的存储单元具有与第二实施方案基本上相似的结构。
由于防止器件短沟道效应的要求，栅绝缘膜214的厚度T2有一个上限数值。但不管防止短沟道效应的要求如何，绝缘膜的厚度T1能够被做得大于T2。具体地说，当进行按比例缩小时(当进行栅绝缘膜厚度缩小时)，分隔电荷保持膜(氮化硅膜242)与沟道区或阱区的绝缘膜的厚度，能够独立于栅绝缘膜的厚度被最佳地设计。于是，得到了存储功能单元不干扰按比例缩小的效果。
如已经描述的那样，存储单元中设计T1的灵活性高的原因是，分隔电荷保持膜与沟道区或阱区的绝缘膜不被栅电极和沟道区或阱区夹在中间。结果，对于栅绝缘膜，不管防止短沟道效应的要求如何，T1都能够被做得大于T2。
借助于使T1更厚，能够防止积累在存储功能单元中的电荷损耗，从而能够改善存储器的保持特性。
因此，借助于设定T1＞T2，能够改善保持特性而不损害存储器的短沟道效应。
考虑到重新写入速度的降低，绝缘膜的厚度T1优选为20nm或以下。
具体地说，在以快速存储器为典型的常规非易失存储器中，选择栅电极用作写入擦除栅电极，而对应于此写入擦除栅电极的栅绝缘膜(包括浮栅)也用作电荷积累膜。由于减小尺寸(为了抑制短沟道效应，膜的减薄是不可缺少的)的要求与确保可靠性(为了抑制保持电荷的泄漏，分隔浮栅与沟道区或阱区的绝缘膜的厚度不能被减小到大约7nm或以下)的要求是矛盾的，难以减小尺寸。实际上，根据ITRS(半导体的国际技术路线图)，不存在大约0.2μm或以下的物理栅长度减小的前景。如上所述，在存储单元中，由于T1和T2能够被分别设计，故尺寸的减小成为可能。
例如，对于栅电极长度(字线宽度)为45nm的存储单元，分别设定了T2＝4nm和T1＝7nm，从而能够实现其中不产生短沟道效应的存储单元。即使当T2被设定为比正常逻辑晶体管的厚度更大时也不产生短沟道效应的原因是因为源/漏区偏移于栅电极。
由于存储单元中源/漏区偏移于栅电极，故与正常逻辑晶体管相比，进一步便于尺寸的减小。
由于用来协助写入和擦除的电极不存在于存储功能单元的上部，故作用于用来协助写入和擦除的电极与沟道区或阱区之间的强电场不直接作用在分隔电荷保持膜与沟道区或阱区的绝缘膜上，而是仅仅沿水平方向从栅电极扩展的比较低的电场起作用。结果，能够实现栅电极被减小到等于或小于同一代工艺的逻辑晶体管的栅长度的存储单元。
第九实施方案第九实施方案涉及到重新写入半导体存储器件的存储单元时电学特性的改变。
在N沟道型存储单元中，当存储功能单元中的电荷量改变时，呈现图19所示的漏电流(Id)～栅电极(Vg)特性(实测数值)。
从图19可见，在擦除状态中执行写入操作的情况下(实线)，不仅阈值简单地增大，而且曲线的梯度也在子阈值区域中明显地减小。结果，在栅电压(Vg)比较高的区域中，擦除状态与写入状态之间的漏电流比率也大。例如，在Vg＝2.5V处，也保持二个数量级或以上的电流比率。此特性大大不同于快速存储器情况中的特性(图25)。
这种特性的出现是一种独特的现象，其出现的原因是由于栅电极与扩散区彼此偏移，且栅电场不容易达及偏移区。当存储单元处于写入状态时，即使当正电压被施加到栅电极时，反型层也非常难以形成在存储功能单元下方的偏移区中。这是写入状态中子阈值区域内Id～Vg曲线梯度平缓的原因。
另一方面，当存储单元处于擦除状态时，高密度的电子被感生在偏移区中。而且，当0V被施加到栅电极时(亦即当栅电极处于关断状态时)，电子不被感生在栅电极下方的沟道中(结果，关断状态电流小)。这是擦除状态中子阈值区域内Id～Vg曲线梯度陡峭以及在阈值或以上区域内电流增大速率(电导率)大的原因。
从上面可清楚地理解，在本发明的半导体层存储器件的存储单元中，写入操作与擦除操作之间的漏电流比率能够被做得显著地高。
第十实施方案第十实施方案涉及到半导体存储器件和用来驱动半导体存储器件的方法，其中，借助于排列第一到第九实施方案所述的多个存储单元而构成存储阵列，还提供了存储阵列的驱动电路。
具体地说，本实施方案中的存储阵列的存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的扩散区、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元。
图20所示的存储阵列包括有行阵列和列阵列构成的存储单元C。一行中的存储单元C的栅被连接到行线W。一列中的存储单元C的源被连接到位线B2，而其漏被连接到位线B3。
为了读出单元Cb的内容，借助于将位线Wa设定为高的正电位而首先选择此单元。同时，源线B2b经由晶体管Tr2被接地。单元Cb右边的另一位线(例如位线B3b)被转换成浮置状态。行线B3a经由晶体管Tr1被连接到施加于节点B的读出/漏偏置电位。在图20所示的方法中，邻近的列线B2a不被连接到与节点B相同的电位，而是被连接到施加于节点A的另一个读出/漏偏置电位。节点A经由晶体管Tr3被连接到相邻的位线B2a。列B2a左边的所有其它位线保持浮置。
施加到节点A的读出/漏偏置电位的数值等于待要施加到节点B的电位，例如1.2V。借助于施加数值相同的电位，读出电流都能够被确保经由单元Cb流动而不旁路单元Ca。结果，电流Ir的数值准确地对应于单元Cb的内容。换言之，用来将电位施加到节点A的电路不同于用来将电位施加到节点B的电路。
图21所示的本实施方案中的Y译码电路具有源位线B2和漏位线B3，晶体管426横跨其上被连接。各个晶体管426的栅沿线427被连接到信号线YD。当然，位线B2和B3包括图20所示存储阵列中的列线。晶体管426包括内部列路径门晶体管，用来在各个写入处理周期中分隔各个列线。稍后将描述晶体管426的功能。
各个漏位线B3终止于晶体管441的源。晶体管441的漏沿线430被连接到读出/漏偏置电压B。各个晶体管441的栅被连接到总线429(参考号YB所示)。图21所示的译码器中包含8个线的阵列。总线429具有8位，各个位被连接到各个晶体管441的栅。在读出处理周期中，总线429的各个线被激励；于是，选择的漏线B3被连接到B电位。
以同样的方式，各个源线B2被连接到晶体管442的一个端子，其另一个端子被连接到源/读出偏置线(参考号D所示)。各个晶体管442的栅被连接到总线433(参考号YA所示)。通常，线D在读出周期中被连接到地电位，然后提高适当的线YA的电位，致使选择的源线B2经由晶体管442被接地。第二读出/漏偏置电压A沿图21所示的线434被提供，并被连接到晶体管443的源。各个晶体管443的漏被连接到各个源位线B2。晶体管443的栅沿选择线总线435(参考号YC所示)被连接。当存储单元的内容被读出时，选择线YA和YB使源和漏位线能够被分别连接到地电位和B电位。YC总线的一个线此时被用来选择紧邻连接到B电位的漏线的源列线。选择的源列线被连接到线434上的电位A。如上所述，电位A和B虽然数值彼此相等，但分别由不同的电路经由不同的节点来馈送。
源列线B2将电位V经由各个P沟道场效应晶体管446馈送到线440。各个P沟道场效应晶体管446的n阱也沿线440被连接到电位V。各个晶体管446的栅沿总线438(参考号YE所示)被连接。晶体管446被用于擦除过程；因此，能够同时擦除所有存储阵列的内容。例如，为了擦除图21所示存储阵列的内容，借助于使晶体管446的栅接地，电位V被连接到各个列线B2。同时，阵列中的所有字线W(见图20)被接地。结果，所有阵列的内容就被擦除。当然，还存在着许多其它的用来擦除阵列中的存储单元的方法。
在存储单元的写入周期中，源被接地，而且，4-10V范围内的写入电压被施加到漏，3-9V范围内的电压被施加到栅。此处假设将5V施加到漏，且将5V施加到栅。写入电压被施加，致使在强电场中产生热电子。这些热电子附着到单元的存储功能单元(亦即侧壁)。术语“写入故障”表示虽然不是有意，但对沿同一个线的邻近单元执行相似内容的写入。例如，若给定行上的字线的电位被提高到5V的写入电位，则紧邻被选择的单元(亦即待要读出的单元)的单元的栅电位也变成5V。邻近的单元也共用其电位被提高到大约5V的漏线，致使有可能在邻近单元的沟道上产生强电场。结果，就对邻近的存储单元也寄生地执行写入。若邻近单元的源和漏线能够保持在基本上相同的电位下，则有可能完全避免这种寄生写入。为了避免对于与被选择单元相同行线上的邻近单元的写入故障，在本实施方案中使用了一种组合了具有缓慢倾斜的选择列电压的内部列路径门的消除偏压的结构。
如图21所示，各个多个n沟道场效应晶体管426具有连接到16位总线427(参考号YD所示)的栅。各个晶体管426被连接在源位线B2与漏位线B3之间。在列阵列中的被选择的单元(例如单元Cb)的写入周期中，源线B2经由晶体管Tr2被首先接地(见图20)。此阵列其它侧上的其它源和漏的所有列线(亦即图20中的线B3b等)也由于被选择的单元右边的晶体管426的栅电位提高而被接地。结果，连接到源位线B2的地电位被传输到阵列中的其它列线。
相似的方法被用来消除被选择的存储单元左边的所有列线的偏压。亦即，借助于将被选择的单元左边的晶体管426的栅电位提高到高数值，连接到漏列线B3a的写入电位经由晶体管426被传输到被选择的存储单元左边的所有列线。
换言之，当对被选择的存储单元进行写入时，被选择的单元的源侧上的所有列线被接地，而被选择的单元的漏侧上的所有列线被连接到大约5V的写入电压。消除偏压的方法以这种方式能够有效地防止在邻近单元上产生任何强电场。如上所述，由于邻近单元的源/漏端子之间的强电场，在单元中容易出现非有意的写入。
必须承认的是，各个晶体管426具有附属于沟道区的给定电阻，且各个列线具有附属的电容。结果，若施加到漏列线B3的写入电位上升非常快(亦即在高的上升速度下)，则产生明显的电压差。设想当图20所示的线B3a突然上升到5V的写入电压会发生的情况。由于附属于晶体管426和列线B2和B3的各自的电阻和电容，与线B3a的电位相比，邻近列线B2a的电位被延迟。结果，信号路径就具有标准传输总线的特性。
写入电位的传播延迟引起邻近列线B3a与B2a之间电压的倾斜。若电位差足够大，则对邻近单元Ca进行写入。理想地说，连接到未被选择的单元的二个列线之间的电位差必须为0，且至少必须成为小于预定的限度。此限度表示写入进行之前能够允许的最大电场强度。为了保持电位差小于允许的限度，待要施加到漏偏置线B3的写入电位以受到控制的速度被提高。为了避免写入故障，大约10V/μsec活以下的倾斜速度是合适的。若速度低于此值，则连接的各个列线的电压基本上同时上升。亦即，若速度低于10V/μsec，则任何二个邻近列线之间产生的电位差不足以在存储单元中寄生执行写入。可以理解的是，当寄生写入被忽略不计或速度不重要时，应该可选地免去晶体管426。
第十一实施方案作为半导体存储器件的应用例子，如图22所示可以指出用于液晶显示屏图象调整的可重写非易失存储器。
液晶显示屏1001由液晶驱动器1002来驱动。在液晶驱动器1002中，提供了非易失存储器1003、SRAM1004、以及液晶驱动器电路1005。非易失存储器1003由本发明的存储单元构成，由第一到第九实施方案的任何一种半导体存储器件构成更优选。非易失存储器1003能够从外部重新写入。
在开通装置的电源时，储存在非易失存储器1003中的信息被转移到SRAM 1004。液晶驱动器电路1005能够按需要从SRAM 1004读出储存的信息。借助于提供SRAM，能够得到储存的信息的高读出速度。
液晶驱动器1002可以如图22所示被从外部固定到液晶屏1001，或被形成在液晶屏1001上。
在液晶屏中，借助于将多级电压施加到象素而显示的色调被改变。给定电压与显示的色调之间的关系根据产品而变化。结果，在产品完成之后用来修正各个产品中的变化的信息被储存，并基于此信息而进行修正，从而使产品的图象质量能够均匀。因此，最好安装用来储存修正信息的可重写非易失存储器。最好使用本发明的存储单元作为非易失存储器。确切地说，最好使用其中集成了本发明的存储单元的第一到第九实施方案的任何一种半导体存储器件。
第十二实施方案图23示出了一种便携式电话，作为一种其中装配了半导体存储器件的便携式电子装置。
此便携式电话主要由控制电路811、电池812、RF(射频)电路813、显示器814、天线815、信号线816、电源线817等构成。在控制电路811中，装配了本发明的半导体存储器件。控制电路811最好是一种集成电路，此集成电路采用了具有与第十实施方案所述存储电路单元和逻辑电路单元相同的结构的单元。它方便了集成电路的制造，从而能够明显地降低便携式电子装置的制造成本。
利用能够执行高速读出操作且其同时安装存储器部分和逻辑电路部分的工艺对于便携式电子装置容易的半导体存储器件，便携式电子装置的工作速度被提高了，并能够降低制造成本。于是，能够得到价廉、可靠性高、且性能高的便携式电子装置。
利用根据本发明的半导体存储器件及其驱动方法，有可能防止存储阵列中邻近单元的任何寄生电流。
而且，根据本发明，存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的扩散区、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元。结果，存储单元制作工艺与正常晶体管的制作工艺具有非常高的相容性。因此，与利用常规快速存储器作为非易失存储单元和包括正常晶体管的外围电路组合的情况相比，有可能明显地减少掩模的数目和工艺的数目。结果，有可能提高芯片生产的成品率并降低成本。
存储单元的存储功能单元包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜。结果，有可能抑制存储效应的变化，以便提高重新写入操作的成功几率。于是，有可能将最大脉冲数值设定得小于现有技术的数值，从而在短的时间周期内完成重新写入操作。此外，有可能减小错误重新写入操作的产生可能性。
存储单元中的半导体层在扩散区附近具有浓度高于栅电极下方半导体层表面附近区域浓度的一个区域。结果，提高了存储效应，还提高了重新写入速度。存储单元包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜以及用来将此膜分隔于沟道区或半导体层的绝缘膜，此绝缘膜的厚度小于栅绝缘膜且不小于0.8nm。因此，感生在沟道区或阱区中的电荷的增加，增强了存储效应，而且方便了电荷注入到存储功能单元中，从而提高了重新写入速度。
结果，由于存储单元中的存储效应被增强，故有可能用大的设计裕度来确定编程(写入)状态或擦除状态，以便提高重新写入操作的成功可能性。因此，有可能将最大脉冲数值设定得小于现有技术的数值，以便在短的时间周期内完成重新写入操作。而且，有可能减小错误重新写入操作的产生可能性。
存储单元的存储功能单元包括基本上平行于栅电极侧面延伸的电荷保持膜，从而提高了重新写入速度。
以这种方式，由于根据本发明的存储单元中的重新写入速度高于现有技术的重新写入速度，故有可能在比常规快速存储器更短的时间周期内完成重新写入操作。
由于存储单元中至少部分存储功能单元重叠部分扩散区，故能够在绝对值低于现有技术的负电压下执行擦除操作。
由于电子装置，特别是根据本发明的便携式电子装置配备有上述的半导体存储器件，故有可能方便组合存储器与逻辑电路的工艺，提高电子装置的工作速度，降低制造成本，以及以降低了的成本提供高可靠性的显示器件。
权利要求
1.一种用于驱动包含存储阵列的半导体存储器件的方法，此存储阵列具有多个排列成行和列的存储单元，各个存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的作为扩散区的源和漏、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元，此方法包含下列步骤选择一个连接到待要选择的存储单元的栅电极的行线；将连接到待要选择的存储单元的源的第一列线接地；以及将第一电位施加到第二列线，同时将第二电位施加到第三列线，其中，第二列线被连接到待要选择的存储单元的漏，而第三列线被连接到待要选择的存储单元邻近的存储单元的漏，同时，存储阵列中的其它行线被分隔于第二和第三列线，且第一电位由第一电路施加，第二电位由第二电路施加，第一电位有条件地使读出电流能够经由待要选择的存储单元流动，且此电流的值表示待要选择的存储单元的内容。
2.根据权利要求1的方法，其中第一和第二电位的数值彼此基本上相等。
3.根据权利要求2的方法，其中第二电路的输出阻抗低于第一电路的输出阻抗。
4.一种半导体存储器件，它包含具有多个排列成行和列的存储单元的存储阵列，各个存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的第一和第二扩散区、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元；多个行线，其中，同一个行中所有存储单元中的栅电极被连接到公共行线；第一和第二列线，其上分别连接同一个列中所有单元中的第一和第二扩散区；行译码装置，用来选择连接到待要选择的存储单元的行线；以及列译码装置，用来将连接到待要选择的存储单元的第二列线接地，以及用来将连接到待要选择的存储单元的第一列线连接到馈自第一电路的第一电位，以便有条件地使电流能够经由待要选择的存储单元流动，从而对待要选择的存储单元的内容进行存取，其中列译码装置将连接到待要选择的存储单元邻近的存储单元的另一个第二列线连接到待要馈自第二电路的第二电位，而存储阵列中的所有其它的第一和第二列线被分隔于第一和第二电位，以便在待要选择的存储单元的存取周期中防止来自邻近存储单元的任何干扰。
5.根据权利要求4的半导体存储器件，其中为了在读出处理周期中保护被选择的单元免受寄生电流的影响，第一和第二电位的数值彼此基本上相等。
6.根据权利要求5的半导体存储器件，其中第二电路的输出阻抗低于第一电路的输出阻抗。
7.根据权利要求6的半导体存储器件，还包含多个连接在相邻的第一和第二列线之间的路径门晶体管，以便在写入周期中选择性地消除存储阵列的偏压，从而避免相邻单元的干扰。
8.一种用来驱动半导体存储器件的方法，此半导体存储器件包含多个排列成行和列的存储单元，各个存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的第一和第二扩散区、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元、以及多个包括第一和第二线的行线，其中，同一个行中所有存储单元中的栅电极被连接到同一个行线，且同一个列线中所有单元的第一和第二扩散区分别被连接到相应的第一和第二列线，此方法包含下列步骤将第一电位施加到连接于待要选择的存储单元的行线，以便将待要选择的存储单元的一侧上的所有第一和第二列线连接到第一节点；将待要选择的存储单元的另一侧上的所有第一和第二列线连接到第二节点；将第一节点接地；以及以预定的速度，将第二节点的电位一直提高到第二电位，以便将电子隧穿到待要选择的存储单元的栅电极，其中预定的速度被控制成防止储存在相邻单元中的数据受到连接于被选择的存储单元的第一和第二列线之间的电位的干扰。
9.根据权利要求8的方法，其中预定的速度是10V/μsec或以下。
10.根据权利要求8的方法，其中第一电位的范围为3-9V。
11.根据权利要求10的方法，其中第二电位的范围为4-10V。
12.根据权利要求1或8的方法，其中存储单元的存储功能单元包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜。
13.根据权利要求1或8的方法，其中存储单元包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜；以及用来将此膜分隔于沟道区或半导体层的绝缘膜，此绝缘膜的厚度比栅绝缘膜更薄，且不小于0.8nm。
14.根据权利要求1或8的方法，其中存储单元中的半导体层在扩散区附近具有一个区域，此区域的浓度比栅电极下方半导体层表面附近部分的浓度更高。
15.根据权利要求1或8的方法，其中存储单元的存储功能单元的至少一部分重叠扩散区的一部分。
16.根据权利要求4的半导体存储器件，其中存储单元的存储功能单元包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜。
17.根据权利要求4的半导体存储器件，其中存储单元包括表面基本上平行于栅绝缘膜表面且具有保持电荷的功能的膜；以及用来将此膜分隔于沟道区或半导体层的绝缘膜，此绝缘膜的厚度比栅绝缘膜更薄，且不小于0.8nm。
18.根据权利要求4的半导体存储器件，其中存储单元中的半导体层在扩散区附近具有一个区域，此区域的浓度比栅电极下方半导体层表面附近部分的浓度更高。
19.根据权利要求4的半导体存储器件，其中存储单元的存储功能单元的至少一部分重叠扩散区的一部分。
20.一种便携式电子装置，它包含根据权利要求4-7中任何一个的半导体存储器件。
全文摘要
一种用于驱动包含存储阵列的半导体存储器件的方法，此存储阵列具有多个排列成行和列的存储单元。各个存储单元包括经由栅绝缘膜形成在半导体层上的栅电极、排列在栅电极下方的沟道区、排列在沟道区二侧上且导电类型与沟道区相反的作为扩散区的源和漏、以及形成在栅电极二侧上且具有保持电荷的功能的存储功能单元。此方法包含下列步骤选择一个连接到待要选择的存储单元的栅电极的行线；将连接到待要选择的存储单元的源的第一列线接地；以及将第一电位施加到第二列线，同时将第二电位施加到第三列线。
文档编号H01L29/66GK1551229SQ20041003865
公开日2004年12月1日 申请日期2004年5月8日 优先权日2003年5月8日
发明者松冈伸明, 那胁胜, 森川佳直, 岩田浩, 柴田晃秀, 滨口弘治, 治, 直, 秀 申请人:夏普株式会社