专利名称：半导体装置的制作方法
技术领域：
本发明涉及具有元件分离结构的半导体装置。
背景技术：
近年来，提高硅衬底上形成的MOS晶体管的驱动能力对于实现CMOS器件的高速化是最为重要的，其难度正在加大。作为突破这一难点的方法，提出了利用硅(Si)和硅/锗(SiGe)形成的异质结来构成MOS晶体管的方案。
依据非专利文献1，在硅衬底上形成晶格衰减的硅/锗层(以下称「SiGe层」)，若在该SiGe层上边晶格匹配边形成硅层(以下称「Si层」)，则Si层会产生拉伸应变。与将无应变硅层用作沟道的MOS晶体管相比，将有拉伸应变的Si层(以下称「应变Si层」)用作沟道的MOS晶体管(以下称「应变Si沟道MOS晶体管」)在反转层上的电子迁移率高且具有空穴迁移率。因此，通过采用应变Si沟道MOS晶体管作为MOS晶体管，能够提高MOS晶体管的驱动能力，并提高CMOS器件的工作速度。
另外，在非专利文献2中提出了这样的CMOS器件，其中设有在导入了n型杂质的SiGe层上形成未导入杂质的固有的应变Si层、用该应变Si层作为沟道的调制掺杂型的n沟道MOS晶体管，以及在未导入杂质的SiGe层上形成同样未导入杂质的应变Si层、用SiGe层作为沟道的p沟道MOS晶体管。
非专利文献2中提出的CMOS器件中，n沟道MOS晶体管和p沟道MOS晶体管均未在沟道中导入杂质，并且由于能够得到比应变Si层高的SiGe层的空穴迁移率，非专利文献2的CMOS器件的工作速度能够比n沟道MOS晶体管和p沟道MOS晶体管均以应变Si层作为沟道层用的CMOS器件有所提高。
另外，非专利文献3中提出了以由Si和SiGe形成的超晶格作为沟道用的CMOS器件。
如此，现在已提出的用异质结作为沟道的CMOS器件中，采用SiGe层或硅/锗/碳层(以下称「SiGeC层」)等的化合物半导体层。再有，非专利文献4中记载了将SiGe层热氧化时产生的现象。并且，专利文献1公开了有关在半导体元件间起分离作用的元件分离结构的技术。
特开平11-233610号公报[非专利文献1]Kern(Kim)Rim et al.，″Fabrication and Analysis of Deep SubmicronStrained-Si N-MOSFET’s″，IEEE Transactions on ElectronDevices，2000，Vol.47，No.7，pp.1406-1415[非专利文献2]K.Ismail，″Si/SiGe High-Speed Field-Effect Transistors″，International Electron Devices Meeting Technical Digest、1995，pp.509-512[非专利文献3]J.Alieu et al.，″Multiple SiGe we11a new channel architecturefor improving both NMOS and PMOS performances″，Symp.VLSI Tech.Digest，2000，p.130，131[非专利文献4]D.K.Nayak et al.，″Interface properties of thin oxides grownon strained GexSi1-xlayer″，J.Appl.Phys.，1994，Vol.76，No.2，pp.982-988上述非专利文献4中报告了这样的现象SiGe层被热氧化而形成了硅氧化膜时，从硅氧化膜中析出锗，锗在SiGe层和硅氧化膜之间的界面偏析，该界面上的界面能级密度或硅氧化膜中上的固定电荷增加。
另一方面，作为当前半导体装置中的元件分离结构之主流的沟槽分离结构这样形成在硅衬底形成沟后，通过将露出的硅衬底的内面热氧化，在沟的表面形成热氧化膜，之后由绝缘膜将沟充填。
由于不将沟的表面热氧化就用绝缘膜充填于沟内时，绝缘膜和硅衬底之间的界面能级密度增加，因此在沟的表面形成热氧化膜，以抑制这种增加来降低半导体元件的漏电流。
利用如上所述的异质结的半导体装置中，采用沟槽分离结构时，由于上层的应变Si层的膜厚薄，SiGe层或SiGeC层因沟槽分离结构的沟而露出。因此，露出的SiGe层或SiGeC层被热氧化。因此，SiGe层等的含锗化合物半导体层和沟槽分离结构的与热氧化膜之间的界面上锗偏析，该界面中的界面能级密度增加，热氧化膜中的固定电荷也增加。其结果，半导体装置中的元件分离特性下降。
发明内容
本发明鉴于上述问题构思而成，旨在提供可减少半导体元件的漏电流，同时可提高半导体装置的元件分离特性的技术。
本发明的半导体装置中有化合物半导体层，设于所述化合物半导体层的、与所述化合物半导体层共同形成异质结的半导体层的半导体衬底，设于所述半导体衬底的、在所述半导体衬底划分元件形成区的元件分离结构，以及设于所述元件形成区的半导体元件；所述元件分离结构中有在其厚度方向贯通所述半导体层、进而延伸到所述化合物半导体层的内部的沟，设于所述沟的表面的半导体膜，设于所述半导体膜上的第一绝缘膜，以及设于所述第一绝缘膜上的、充填所述沟的第二绝缘膜。
图1是表示本发明实施例1的半导体装置的结构的平面图。
图2是表示本发明实施例1的半导体装置的结构的断面图。
图3是表示本发明实施例1的半导体装置的制造方法的断面图。
图4是表示本发明实施例1的半导体装置的制造方法的断面图。
图5是表示本发明实施例1的半导体装置的制造方法的断面图。
图6是表示本发明实施例1的半导体装置的制造方法的断面图。
图7是表示本发明实施例1的半导体装置的制造方法的断面图。
图8是表示本发明实施例1的半导体装置的制造方法的断面图。
图9是表示本发明实施例2的半导体装置的结构的断面图。
图10是表示本发明实施例2的半导体装置的结构的断面图。
图11是表示本发明实施例1的半导体装置的结构的断面图。
图12是表示本发明实施例2的半导体装置的制造方法的断面图。
图13是表示本发明实施例2的半导体装置的制造方法的断面图。
图14是表示本发明实施例3的半导体装置的结构的平面图。
图15是表示本发明实施例3的半导体装置的结构的断面图。
图16是表示本发明实施例3的半导体装置的结构的断面图。
图17是表示本发明实施例3的半导体装置的制造方法的断面图。
图18是表示本发明实施例3的半导体装置的制造方法的断面图。
图19是表示本发明实施例3的半导体装置的制造方法的断面图。
图20是表示本发明实施例4的半导体装置的制造方法的断面图。
图21是表示本发明实施例4的半导体装置的制造方法的断面图。
图22是表示本发明实施例4的半导体装置的制造方法的断面图。
图23是表示本发明实施例4的半导体装置的制造方法的断面图。
图24是表示本发明实施例5的半导体装置的结构的断面图。
图25是表示本发明实施例5的半导体装置的制造方法的断面图。
2化合物半导体层；3半导体层；4沟；5、23、35半导体膜；5a上端部；6、7绝缘膜；10a、10b、10c、10d元件分离结构；12孔；13上表面；15上端面；25保护膜；50MOS晶体管；53栅电极；54栅绝缘膜；55硅膜；60元件形成区；100半导体衬底。
具体实施例方式
实施例1图1是表示本发明实施例的半导体装置的结构的平面图；图2是图1的A-A处的断面图。如图1、2所示，本实施例1的半导体装置中设有半导体衬底100。半导体衬底100由硅衬底1、化合物半导体层2和半导体层3构成，化合物半导体层2例如为SiGe层，半导体层3例如为Si层。硅衬底1、化合物半导体层2和半导体层3顺序层叠、化合物半导体层2和半导体层3形成异质结。其结果，半导体层3成为应变Si层。
半导体衬底100中形成元件分离结构10a，通过元件分离结构10a在半导体衬底100上划分多个元件形成区60。各元件形成区60上形成MOS晶体管50。该MOS晶体管50例如是用半导体层3作沟道的应变Si沟道MOS晶体管。
元件分离结构10a中有沟4、半导体膜5和绝缘膜6、7。沟4贯通半导体层3，进而延伸到化合物半导体层2的内部。再有，本实施例1中，沟4不贯通化合物半导体层2。
半导体膜5设于沟4的表面上，与因沟4而露出的化合物半导体层2内面的整个区域相接触，另外与因沟4而露出的半导体层3的内侧面部分地接触。又，不仅半导体层3有半导体膜5也有拉伸应变。
绝缘膜6设在半导体膜5上，它与因沟4而露出的半导体层3的内侧面中未与半导体膜5接触的部分相接触。
绝缘膜7设在绝缘膜6上，并充填于沟4内。半导体膜5例如由硅膜构成，绝缘膜6、7例如由硅氧化膜构成。
MOS晶体管50的源区51和漏区52设在半导体衬底100的上表面内。源区51和漏区52贯通半导体层3并到达化合物半导体层2的内部。MOS晶体管50的栅电极53在由源区51和漏区52相夹的半导体层3的上表面隔着栅绝缘膜54形成。栅电极53也设在元件形成区60之间的元件分离结构10a上。
本实施例1的半导体装置具有分离宽度W0。该分离宽度W0是相互邻接的元件形成区60之间的平面视图上的距离，另外也可以是元件形成区60之间的沟4的宽度。另外，MOS晶体管50具有设计沟道宽度W1。再有，MOS晶体管50的沟道电流在图1中的纸面的上下方向流动，在图2中的相对纸面垂直的方向流动。
如此，本实施例1的半导体装置中，由于在形成于沟4表面的半导体膜5上设置绝缘膜6，所以因沟4而露出的化合物半导体层2和绝缘膜6之间隔着半导体膜5。因此，即使半导体膜5被热氧化而形成绝缘膜6时，也能够抑制因沟4而露出的化合物半导体层2被直接氧化。因此，即使化合物半导体层2含有锗等的元素时，也可以抑制这样的元素从由半导体层3、化合物半导体层2、半导体膜5构成的半导体区域80和由绝缘膜6、7构成的绝缘体区域90之间的界面偏析。其结果，能够抑制半导体区域80和绝缘体区域90之间的界面上的界面能级密度的增加，从而能够降低MOS晶体管50的漏电流。
另外，由于能够抑制绝缘膜6中固定电荷的增加，因此可改善半导体装置上的元件分离特性。
接着，就图1、2所示的半导体装置的制造方法进行说明。图3～8是以工序顺序表示本实施例1的半导体装置的制造方法的断面图，它们是图1的A-A位置上的断面图。首先如图3所示，在半导体衬底100上形成热氧化膜21和硅氮化膜22构成的保护膜25。具体而言，半导体层3的上表面被热氧化后在半导体层3的上表面上形成热氧化膜21，其后，在热氧化膜21上形成硅氮化膜22。热氧化膜21的膜厚例如设定为100nm以下，硅氮化膜22的膜厚例如设定为80～300nm左右。
接着，在保护膜25上形成有预定的开口图案的光刻胶(未作图示)。然后，将该光刻胶用作掩模，有选择地用干蚀刻方法除去硅氮化膜22和热氧化膜21的一部分。由此，形成在其厚度方向上贯通保护膜2 5的开口部22a，使半导体层3的上表面部分地露出。其后，将光刻胶除去。
接着，如图4所示，以保护膜25为掩模，采用在半导体衬底100的厚度方向蚀刻率高的各向异性干蚀刻将半导体层3和化合物半导体层2部分地除去。由此，部分地除去因开口部22a而露出的半导体衬底100，在半导体衬底100中形成沟4。通过在半导体衬底100形成沟4，在半导体衬底100上划分多个元件形成区60。在形成沟4时使用的各向异性干蚀刻法中，例如采用氯和氧的混合气体。沟4的深度例如设定为200～400nm左右。本例中，沟4的深度随最小的分离宽度W0而变化，但是其最小的分离宽度W0为140nm以下时，沟4的深度约为300nm以下。
再有，由于在形成沟4时使用在半导体衬底100的厚度方向蚀刻率高的各向异性蚀刻法，沟4的宽度和开口部22a的宽度大致相同。
接着，如图5所示，采用选择外延成长法在沟4的表面形成半导体膜5。该选择外延成长法中，例如作为气氛气体采用Si2H6(乙硅烷)或Si2H6和Cl2(氯气)的混合气体。而且，在例如气氛压力为1×10-2～1Pa、半导体衬底100的温度为500～700℃的条件下，用UHV-CVD法来形成半导体膜5。
再有，也可以不用UHV-CVD法，而代之以LP-CVD法等别的CVD法。并且，也可以在半导体膜5中添加硼(B)、铟(In)、氮(N)、磷(P)、砷(As)、锑(Sb)等杂质。另外，也可以在半导体膜5的上端部5a和底部5b用离子注入法导入与元件形成区60的导电型相反的导电型杂质。由此，抑制来自在后工序中形成的MOS晶体管50的源区51或漏区52的耗尽层的延伸，改善元件分离结构10a的分离特性，从而改善MOS晶体管50的性能。
接着，如图6所示，将半导体膜5的露出面热氧化，在半导体膜5的露出面上形成绝缘膜6。绝缘膜6的膜厚设定在当半导体膜5被全部热氧化时绝缘膜6不侵入到半导体衬底100的值上。也就是，对半导体膜5的热氧化处理在不使半导体衬底100被热氧化的条件下进行。换言之，在只限于半导体膜5中进行热氧化的条件下进行热氧化处理。该条件可以通过控制热氧化时间、在氧化性气氛中混入氮气在稀释状态进行热氧化、将热氧化温度设定于较低温度上等方法加以设定。如此，通过将热氧化区域只限于半导体膜5上，化合物半导体层2可以不被热氧化，绝缘膜6和化合物半导体层2之间不发生接触。
再有，由于半导体膜5以这种方式被热氧化，其膜厚只要是可确保进行上述热氧化处理的值即可。例如分离宽度W0为100～200nm时，半导体膜5的膜厚设定为2～70nm左右。该值中也考虑了绝缘膜6的膜厚约为经热氧化被氧化的半导体膜5的膜厚的2倍的情况。
接着，如图7所示，在绝缘膜6和保护膜25上形成充填沟4的硅氧化膜17。该硅氧化膜17以TEOS等为原材料用CVD法或以SiH4等为原材料用偏置CVD法来形成。
接着，用保护膜25的上层的硅氮化膜22作为停止层，用干蚀刻法或CMP法等除去保护膜25上表面上的硅氧化膜17。由此，如图8所示，在绝缘膜6上形成由硅氧化膜17构成的、充填沟4的绝缘膜7。绝缘膜7的上表面平坦，与保护膜25的上表面的高度大致相同。
其后，用采用热磷酸等的湿蚀刻法除去保护膜25的硅氮化膜22，用采用氟酸水溶液等的湿蚀刻法除去热氧化膜21。然后，顺次形成MOS晶体管50的阱区(未作图示)、栅绝缘膜54、源区51与漏区52、栅电极53，在多个元件形成区60各自形成MOS晶体管50。由此，得到图1、2所示的半导体装置。
如此，本实施例1的半导体装置的制造方法中，由于在不将化合物半导体层2热氧化而将半导体膜5热氧化的状态下形成绝缘膜6，即使化合物半导体层2中包含锗等的元素的场合，也能够抑制这种元素在半导体区域80和绝缘体区域90之间的界面偏析。因此，能够抑制半导体区域80和绝缘体区域90之间的界面上的界面能级密度的增加，从而能够降低MOS晶体管50的漏电流。另外，由于能够抑制绝缘膜6中的固定电荷的增加，半导体装置上的元件分离特性能够得到改善。
再有，本实施例1中，给出了将本发明用于设有应变Si沟道MOS晶体管的半导体装置的示例，但是本发明也可适用于设有如非专利文献2所示的以SiGe层为沟道的MOS晶体管或如非专利文献3所示的以由Si和SiGe形成的超晶格作为沟道的MOS晶体管的半导体装置。
并且，以上采用了SiGe层作为化合物半导体层2，但也可代之以采用SiGeC层或镓/砷(GaAs)层等。
实施例2
图9是表示本发明实施例2的半导体装置的结构的断面图，图10是将图9的部分B放大表示的断面图。本实施例2的半导体装置设有元件分离结构10b，取代上述实施例1的半导体装置中的元件分离结构10a。而且，元件分离结构10b与实施例1的元件分离结构10a的不同点在于半导体膜5和绝缘膜6的形状不同。再有，图9相当于上述的图1中A-A位置上的断面图。
如图9、10所示，设于沟4表面的半导体膜5与因沟4而露出的化合物半导体层2的内面的整个区域和因沟4而露出的半导体层3的内侧面的整个区域相接触。半导体膜5的上端面15由相对于与半导体衬底100的厚度方向垂直的方向倾斜的倾斜面构成，与半导体层3的上表面13连接。而且，半导体膜5的上端面15和半导体层3的上表面13形成的角度θ为钝角。
设于半导体膜5上的绝缘膜6与实施例1不同，它不与因沟4而露出的半导体层3的内侧面相接触。其他的结构则与实施例1的半导体装置相同，其说明从略。
如此，本实施例2的半导体装置中，半导体层3的上表面13和半导体膜5的上端面15连接，且它们构成的角度θ为钝角，因此，在半导体区域80中与绝缘体区域90的分界部分形成的角部11，使MOS晶体管50工作时来自栅电极53的电场难以集中。以下就其理由进行具体说明。
图11是在与图9的部分B相当的部位上实施例1的半导体装置的放大断面图。如图11所示，实施例1的半导体装置中，半导体区域80的角部11的角度为90°。而且，来自栅电极53的电场从相对于半导体区域80的表面垂直的方向施加作用，而在角部11的角上，被施加来自以该角为顶点构成90°(180°-90°)角度的区域的电场。如此，在角部11来自栅电极53的电场容易集中，从而使MOS晶体管50的漏电流增加。
而在本实施例2中，半导体层3的上表面13和半导体膜5的上端面15形成的角度θ为钝角，即由于角部11的角度为钝角，角部11的角上形成以该角为顶点的(180°-θ)的角度的区域，也就是只从构成小于90°的角度的区域施加电场。因此，电场在角部11难以集中，从而能够使MOS晶体管50的漏电流比实施例1的半导体装置低。
接着，就图9、10所示的半导体装置的制造方法进行说明。图12、13是按工序顺序表示本实施例2的半导体装置的制造方法的断面图，与图9相同，它们是在图1的A-A位置上的断面图。
首先，用上述实施例1的制造方法得到图4所示的结构。接着，如图12所示，用选择外延成长法在沟4的表面形成半导体膜5。此时，调整选择外延成长法的条件，使半导体膜5的上端部5a的表面中的晶面方位与因沟4而露出的半导体衬底100的内侧面中的晶面方位不相同。例如，改变实施例1的制造方法的选择外延成长法中使用的Si2H6和Cl2的混合气体的流量比，将气氛压力设定为1×10-4～1×10-2Pa。然后，将半导体衬底100的温度设定于700～800℃，用UVH-CVD法形成半导体膜5。如此，通过控制气氛气体的流量、半导体衬底100的温度，能够形成具有与半导体衬底100不同的晶面方位的半导体膜5。其结果，半导体膜5的上端面成为倾斜面。
例如，因沟4而露出的半导体层3和化合物半导体层2的内侧面具有(0、0、1)的晶面方位时，能够使半导体膜5的上端部5a中的表面具有(3、1、1)方位的晶面。
再有，可以与实施例1一样在半导体膜5中添加硼、铟、氮、磷、砷、锑等杂质，也可以用离子注入法导入与元件形成区60的导电型相反的导电型杂质。
接着，如图13所示，将半导体膜5的露出面热氧化，在半导体膜5上形成绝缘膜6。然后，与实施例1的制造方法相同地形成绝缘膜7，在除去了保护膜25后形成MOS晶体管50。由此，得到图9所示的半导体装置。
如此，本实施例2的半导体装置的制造方法中，通过使半导体膜5的上端部5a的表面中的晶面方位与因沟4而露出的半导体衬底100的内侧面的晶面方位不同，能够简单地使半导体层3的上表面13和半导体膜5的上端面15构成的角度θ设定为钝角。因此，半导体区域80的角部11难以集中来自栅电极53的电场。其结果，可以减少MOS晶体管50的漏电流。
实施例3图14是表示本发明实施例3的半导体装置的结构的平面图。图15是图14的C-C位置处的断面图，图16是图15中部分D的放大断面图。再有，为避免图面的烦杂，图14中省略了图15、16中的半导体膜35。本实施例3的半导体装置与实施例1的半导体装置的基本相同，只是取代元件分离结构10a而设置了元件分离结构10c，另外还设有半导体膜35。而且，元件分离结构10c与实施例1的元件分离结构10a的不同点在于，半导体膜5和绝缘膜6的形状不同。
如图14～16所示，设于沟4的表面的半导体膜5与因沟4而露出的化合物半导体层2的内面的整个区域和因沟4而露出的半导体层3的内侧面的整个区域相接触。
半导体膜35部分地设在各元件形成区60中的半导体层3的上表面上，与半导体膜5连接。并且，从平面图上看，半导体膜35沿元件形成区60的边缘延续。半导体膜35例如由硅膜构成，从半导体膜5向元件形成区60延伸距离W2。而且，半导体膜35的膜厚W3例如设定为2～70nm。半导体膜5上设置的绝缘膜6与实施例1的不同，不与因沟4而露出的半导体层3的内侧面相接触。
MOS晶体管50的栅绝缘膜54设于源区51和漏区52之间的半导体层3的上表面中未设半导体膜35的部分，还部分地设于半导体膜35的上表面和侧面。而且，栅绝缘膜54上设有栅电极53。其他的结构与实施例1的半导体装置相同，其说明从略。
半导体膜35也与半导体层3一样有拉伸应变，具有作为MOS晶体管50的沟道的作用。如图16所示，若在栅电极53上施加预定的电压使MOS晶体管50工作，在半导体膜35和半导体层3上就形成沟道区CH。该沟道区CH沿半导体膜35的上表面及侧面和半导体层3的上表面形成。然后，由于从平面图上看半导体膜35沿元件形成区60的边缘延续，能够将MOS晶体管50的实效沟道宽度加长到比设计沟道宽度W1长半导体膜35的膜厚W3的2倍。也就是，能够将沟道区CH加大与栅绝缘膜54接触的半导体膜35的侧面的那部分。
如此，依据本实施例3的半导体装置，由于MOS晶体管50的栅绝缘膜54设在半导体膜35的侧面上，能够将沟道区CH加大与栅绝缘膜54接触的半导体膜35的侧面的那部分。由于MOS晶体管50的沟道区CH上的电流量与沟道区CH的大小成比例，因此能够提高MOS晶体管50的驱动能力。
接着，就图14～16所示的半导体装置的制造方法进行说明。图17～19是按工序的顺序表示本实施例3的半导体装置的制造方法的断面图，与图1中A-A位置上的断面图相当。
首先，用上述的实施例1的制造方法得到图4所示的结构。接着，如图17所示，通过采用氟酸水溶液等的湿蚀刻法有选择地蚀刻热氧化膜21，将因开口部22a而露出的热氧化膜21部分地除去。由此，在保护膜25上形成与开口部22a连通的孔12，由于孔12的原因元件形成区60中的半导体层3的上表面部分地露出。此时，通过控制湿蚀刻的蚀刻时间，可以调整从开口部22a朝向元件形成区60方向中的孔12的宽度W4。并且，热氧化膜21的膜厚W5例如为2～70nm左右，该热氧化膜21的膜厚W5确定孔12的高度。也就是，孔12的高度与热氧化膜21的膜厚W5为相同值。
接着，如图18所示的实施例1相同，用选择外延成长法在因孔12而露出的半导体层3的上表面上和沟4的表面上形成硅膜55。此时，通过将硅膜55的膜厚W16设定成比热氧化膜21的膜厚W5厚，用硅膜55充填孔12。由此，充填孔12，完成硅膜55构成的半导体膜35。同时，完成设于沟4上的、由硅膜55构成的半导体膜5。此时，上述距离W2和孔12的宽度W4相互成为一致，半导体膜35的膜厚W3和热氧化膜21的膜厚W5相互成为一致。再有，与实施例1相同，半导体膜5、35中可以添加硼、铟、氮、磷、砷、锑等杂质，也可以用离子注入法在半导体膜5上导入其导电型与元件形成区60的导电型相反的导电型杂质。
接着，如图19所示，将半导体膜5的露出面热氧化，在半导体膜5上形成绝缘膜6。然后，与实施例1的制造方法相同地，形成绝缘膜7，并在除去保护膜25后形成MOS晶体管50。此时，MOS晶体管50的栅绝缘膜54也在半导体膜35的上表面和侧面上形成。由此，获得图14～16所示的半导体装置。
如此，依据本实施例3的半导体装置的制造方法，由于MOS晶体管50的栅绝缘膜54也在元件形成区60中的半导体层3上的半导体膜35的侧面上形成，MOS晶体管50的沟道区能够加大与栅绝缘膜54接触的半导体膜35的侧面的那部分。因此，能够改善MOS晶体管50的驱动能力。
再有，本实施例3中，形成了充填孔12的硅膜55，但是也可以将硅膜55的膜厚W16设定得比热氧化膜21的膜厚W5薄而使硅膜55不完全将孔12充填。这时，由于形成绝缘膜6时半导体膜35的上表面也被热氧化，半导体装置完成后的半导体膜35的膜厚W3比刚形成后的半导体膜35的膜厚即硅膜55的膜厚W16小因热氧化消耗掉的那部分。
实施例4图20～图23是按工序顺序表示本发明的实施例4的半导体装置的制造方法的断面图，它们是图1的A-A位置上的断面图。以下参照图20～图23就本实施例4的半导体装置的制造方法进行说明。
首先，用上述的实施例1的制造方法获得图4所示的结构。然后，如图20所示，用保护膜25为掩模，用各向同性湿蚀刻法蚀刻因沟4而露出的半导体衬底100。由此，将因沟4而露出的半导体层3和化合物半导体层2部分地除去，将沟4的深度和宽度扩大，使各向同性蚀刻后的沟4的宽度W8比开口部22a的宽度W7宽。也就是，在半导体衬底100上形成其宽度比开口部22a大的沟4。这时的各向同性湿蚀刻法中，例如可使用氨/过氧化氢水溶液等。
接着，如图21所示，与实施例1的制造方法相同地，用选择外延成长法在沟4的表面上形成半导体膜5。此时，通过调整半导体膜5的膜厚W6，将半导体膜5的相互对置的内侧面之间的距离W9设定为与开口部的宽度W7相同。再有，与实施例1相同，可以在半导体膜5中添加硼、铟、氮、磷、砷、锑等杂质，也可以用离子注入法导入其导电型与元件形成区60的导电型不同的杂质。
接着，如图22所示，与实施例1的制造方法相同地，将半导体膜5的露出面热氧化，在半导体膜5上形成绝缘膜6。然后，如图23所示，在绝缘膜6上形成充填沟4的绝缘膜7，然后将保护膜25除去。由此，完成由沟4、半导体膜5、绝缘膜6、7构成的元件分离结构10d。其后，与实施例1的制造方法相同地形成MOS晶体管50。
如此，依据本实施例4的半导体装置的制造方法，通过对半导体衬底100进行各向异性蚀刻形成了沟4后，对因沟4而露出的半导体衬底100进行各向同性蚀刻，因此，能够使元件分离结构10d的沟4的宽度W8比保护膜25的开口部22a的宽度W7大。因此，即使在因设计规则等的制约不能预先将保护膜25的开口部22a的宽度W7做大时，由于可将沟4的宽度W8设成大于开口部22a的宽度W7，也容易将绝缘膜7充填到沟4内。因此，可以抑制因沟4不能被绝缘膜7完全埋没而造成的元件分离特性的恶化。
实施例5图24是表示本发明的实施例5的半导体装置的结构的断面图，它是相当于图1的A-A位置上的断面图。本实施例5的半导体装置在上述的实施例1的基础上增加了半导体膜23。
半导体膜23例如由硅膜构成，设置在各元件形成区60中的半导体层3的上表面上。MOS晶体管50的源区51和漏区52设置在半导体膜23和半导体衬底100上。源区51和漏区52贯通半导体膜23和半导体层3而到达化合物半导体层2的内部。MOS晶体管50的栅电极53在源区51和漏区52相夹的半导体膜23的上表面上隔着栅绝缘膜54形成。并且，栅电极53也设置在元件形成区60间的元件分离结构10a上。
半导体膜23与半导体层3一样具有拉伸应变，它与半导体层3一起具有作为MOS晶体管50的沟道的功能。其他的结构与实施例1的半导体装置相同，其说明从略。
如此，在本实施例5的半导体装置中，元件形成区中的半导体层3的上表面上设置半导体膜23，因此即使元件分离结构10a的制造过程中半导体层3的厚度减少的场合，其减少部分也能由半导体膜23补偿。
如用实施例1所说明的那样，将半导体层3的上表面热氧化而形成保护膜25的热氧化膜21，因此，半导体层3的厚度比形成热氧化膜21前减少。可以估计该减少部分而考虑将半导体层3的厚度预先加大，但由于有所谓「临界膜厚」即用以保持无缺陷的状态形成应变Si层的膜厚条件存在，半导体层3的厚度不能在该膜厚以上。
另外，若为了提高空穴或电子的迁移率而增加应变量，则由于存在上述临界膜厚减少的倾向，迁移率的提高和半导体层3的厚度的增加之间存在相反的关系。因此，为提高迁移率而增加了半导体层3的应变量时，临界膜厚要减少而不能加大半导体层3的厚度。这种情况下，元件分离结构10a的形成过程中，若半导体层3的厚度减少，则MOS晶体管50的源区51和漏区52或栅电极53形成时半导体层3的厚度就会不足够，从而有MOS晶体管50的性能恶化的可能性。
然而，本实施例5中，由于半导体层3的厚度的减少部分能够由半导体膜23加以补偿，能够将由半导体层3和半导体膜23形成的半导体区域的厚度设定到临界膜厚。因此，能够确保MOS晶体管50有足够的沟道，从而能够防止MOS晶体管50的性能恶化。
接着，就图24所示的半导体装置的制造方法进行说明。图25是表示本实施例5的半导体装置的制造方法的断面图，与图24一样，它是与图1的A-A相当的位置上的断面图。
首先，用实施例1的制造方法得到图8所示的结构。然后，将保护膜25除去。接着，在与形成半导体膜5时的条件相同的条件下采用选择外延成长法，在元件形成区60中的半导体层3的上表面上形成半导体膜23。然后，依次形成MOS晶体管50的阱区(未作图示)、栅绝缘膜54、源区51与漏区52和栅电极53，在多个元件形成区60中各自形成MOS晶体管50。由此，获得图24所示的半导体装置。
如此，依据本实施例5的半导体装置的制造方法，形成元件分离结构10a后在半导体层3的上表面上形成半导体膜23，即使元件分离结构10a的制造过程中有半导体层3的厚度减少的情况，其减少部分也可从半导体膜23得到补偿。所以，可使由半导体层3和半导体膜23形成的半导体区域的厚度达到临界膜厚。因此，能够确保MOS晶体管50有足够的沟道，从而能够防止MOS晶体管50的性能恶化。
再有，本实施例5中，半导体膜23的形成在MOS晶体管50的阱区形成前进行，但是也可代之以在阱区形成后形成。并且，也可将半导体膜23设为二层结构，在MOS晶体管50的阱区的形成前后在半导体层3的上表面上形成。
依据本发明的半导体装置，由于在形成于沟的表面的半导体膜上设置第一绝缘膜，在将半导体膜热氧化后形成第一绝缘膜时，能够抑制因沟而露出的化合物半导体层被直接氧化。因此，即使在化合物半导体层中含有锗等的元素时，也可抑制这样的元素在半导体层、化合物半导体层和半导体膜构成的半导体区域和第一、二绝缘膜构成的绝缘体区域之间的界面偏析。其结果，可抑制半导体区域和绝缘体区域之间的界面上的界面能级密度的增加，减少设置在元件形成区的半导体元件的漏电流。另外，由于能够抑制第一绝缘膜中的固定电荷的增加，半导体装置上的元件分离特性得到了提高。
权利要求
1.一种半导体装置，其中，设有含有化合物半导体层和在所述化合物半导体层上设置的、与所述化合物半导体层共同形成异质结的半导体层的半导体衬底，在所述半导体衬底上设置的、在所述半导体衬底上划分元件形成区的元件分离结构，以及设于所述元件形成区的半导体元件；所述元件分离结构设有在其厚度方向贯通所述半导体层、进而延伸到所述化合物半导体层的内部的沟，设置于所述沟的表面的半导体膜，在所述半导体膜上设置的第一绝缘膜，以及在所述第一绝缘膜上设置的、将所述沟充填的第二绝缘膜。
2.如权利要求1所述的半导体装置，其特征在于所述半导体层的上表面与所述半导体膜的上端面连接、且它们形成的角度为钝角；所述半导体元件是MOS晶体管；所述MOS晶体管的栅电极位于所述元件形成区中的所述半导体层和所述元件分离结构之上。
3.如权利要求1所述的半导体装置，其特征在于还设有在所述元件形成区中的所述半导体层的上表面上部分地设置的、与所述元件分离结构的所述半导体膜连接的第二半导体膜；所述半导体元件是MOS晶体管；所述MOS晶体管的栅绝缘膜设于所述第二半导体膜的上表面和侧面之上。
4.如权利要求1所述的半导体装置，其特征在于还设有在所述元件形成区中的所述半导体层的上表面上设置的第二半导体膜。
全文摘要
在依次层叠硅层1、化合物半导体层2、半导体层3的半导体衬底100上设置元件分离结构10a。元件分离结构10a由沟4、半导体膜5、绝缘膜6、7构成。沟4贯通半导体层3并延伸到化合物半导体层2的内部。半导体膜5设于沟4的表面，绝缘膜6设在半导体膜5上。绝缘膜7设于绝缘膜6上，将沟4充填。由于因沟4而露出的化合物半导体层2和绝缘膜6之间隔着半导体膜5，即使在将半导体膜5热氧化而形成绝缘膜6时，化合物半导体层2也不被直接热氧化。从而，提供了可提高半导体装置的元件分离特性的技术。
文档编号H01L29/78GK1574279SQ20041004897
公开日2005年2月2日 申请日期2004年6月11日 优先权日2003年6月13日
发明者杉原浩平, 太田和伸, 尾田秀一, 林岳 申请人:株式会社瑞萨科技