专利名称：使用于双镶嵌蚀刻方法的双层金属硬屏蔽的制作方法
技术领域：
本发明系一般而言相关于使用于双镶嵌蚀刻方法的一金属硬屏蔽，并且，特别相关于使用一种包括两种不同金属成分，TiN(氮化钛)以及TaN(氮化钽)的金属硬屏蔽，以避免微影对准问题以及金属氧化剩余沉积在该晶圆表面上。
背景技术：
正如熟习此技艺的人所熟知，于半导体制造以及产生中的一连续目标系为构件尺寸的减少，以及具有在一单一半导体装置上造成电路及/或电路组件，例如，晶体管、电容器等，数量增加的电流的电路，而此在电路组件尺寸上不间断且成功的降低系亦需要在连接装置以及电路的导线的尺寸上降低，然而，当该导线被设计的越来越小时，互连的电阻也随的增加，再者，随着介电层数量的增加，在相同层以及相邻层上的线间的电容耦合也会随的增加。
在过去，铝系被使用做为金属互联机，而二氧化硅被使用作为介电质，然而，较新的制造技术现在则倾向于使用铜以作为互联机的金属，并且，各式的低k材质(有机的以及无机的)则是作为该介电材质的偏好，而且，不令人惊讶地，由于这些材质的改变，制程方法也需要改变，特别是，因为要蚀刻铜但却不同时对介电材质造成无法接受的损害是相当困难的，所以，形成该金属互联机的技术已经经历了相当大的改变，亦即，鉴于铝互连可以藉由沉积一铝层然后接着使用光阻，并且进行蚀刻以留下一所需图案的铝线而加以形成，铜互联机的形成现在系典型地藉由通常称为镶嵌制程(Damascene process)的程序而加以形成，该镶嵌制程系几乎为蚀刻的颠倒，并且，简单指定地一沟渠、渠道、或通孔系加以切割、蚀刻或其它方法而被形成在位于其下的介电质中，并且接着被金属所填满(亦即，铜)。
若该金属化或铜层若仅要被形成在一层之中的话，则此程序系相当的直接了当。然而，正如熟习此记忆的人所熟知，现在的半导体装置系形成在一芯片上的多层，并且，因此必须要要在每一层中形成等级在100nm(奈米)或更少的金属化或互连，再者，不仅是需要多层的金属化，而且，这些多层系必须加以互连，所以，要达成与在相同半导体装置的另一层中的100nm互联机相互对准的穿透该介电质的100nm连接通孔(其将接着被铜所填满)间的必要定位的困难的可能性系变得更为明显。
为了有利于对准以及定位，一个方法是使用氮化钛，TiN，以作为蚀刻该等沟渠以及层间连接通孔的一金属硬屏蔽，该TiN对微影制程所使用的光的波长而言系为足够的半透明，因此使得对准不再是困难的问题，但不幸地，因为在用于切割通孔的RIE(活性离子蚀刻)程序期间有氧的存在，所以，在金属化合物中的钛系会在该已蚀刻的表面上遗留下以一TixO为基础的剩余物。该TixO系可以增加电容值并且影响程序的可靠程度以及产率。
同时也发现，使用TaN作为一金属硬屏蔽并不会造成形成如TiN被使用时的金属氧化物剩余的结果，然而，TaN却不具有TiN的半透明特性，并且因此在将模板图案与下部的金属层进行对准时会出现问题，尤其是对准层M3与层M4时。
因此，较具优势的是，一个可避免对准问题以及不会在已蚀刻的表面上留下一金属氧化物剩余，且具有令人满意的半透明特征的金属硬屏蔽。
发明内容
藉由本发明，这些以及其它问题系大体上可以被解决或防止发生，并且，技术上的优点则大体上可以达成。本发明系提供一金属硬屏蔽以及一形成如此的硬屏蔽的方法，以提供一用于图案化一介电堆栈的模板，而其系可与形成铜互连的双镶嵌程序一起使用。该硬屏蔽硅包括一TiN(氮化钛)已图案化层，具有一介于约20nm至约25nm之间的厚度并覆盖一介电堆栈之上，其系接着被一TaN(氮化钽)帽盖层所覆盖，而该TaN帽盖层系具有一介于约7.5nm至约10nm之间的厚度。一典型地硬屏蔽堆栈系可以包括一有机树酯层，例如，SiLKTM，其系为可得自Dow Chemical Company的一芳香族聚合物，而可用于该堆栈中的另一介电质系典型地为二氧化硅。
上述已列出本发明相当广泛的特征以及技术优点，因此，接下来的本发明的详细叙述系将可以有更好的了解，本发明额外的特征以及优点将于之后加以叙述，而其系形成本发明的权利要求的主题。熟悉此技艺的人应该了解的是，所揭示的概念以及特别的实施例系可以毫无困难地加以利用，而作为以实现与本发明的目的相同的修饰或设计其它结构或程序的基础，熟悉此技艺的人亦应该了解的是，如此的等效解释并不脱离本发明于申请专利范围中所提出的精神以及范围。
为了更完整的了解本发明，以及本发明的优点，系以接下来结合所附图式的叙述做为参考其中图1A至图1H其系举例说明一典型习知双镶嵌程序的图例说明；图2A其系显示举例说明由于使用TaN做为金属硬屏蔽以及一有机介电质，例如SiLKTM，所造成的对准问题的图式，其中此图式系举例说明不同厚度的TaN层以及SiLKTM层对对准问题的影响；图2B其系显示举例说明对准问题如何在不同多层层间进行变化的图式；图3A其系为相似于第2A图的图式，除了TiN在此系取代TaN而作为该金属硬屏蔽，正如所示，使用TiN时并没有困难的对问题；图3B其系描绘出已蚀刻的通孔的SEM(scanning electronicmicroscope，扫瞄式电子显微镜)图，并且显示在该已蚀刻的表面上许多的TiOx剩余沉积；以及图4其系举例说明本发明的复合TiN/TaN金属硬屏蔽。
具体实施例方式
本发明较佳实施例的制造以及使用系于之后有详尽的讨论。然而，要了解的是，本发明乃是提供许多可应用的具发明的概念，而其系可以利用广泛变化特殊背景而加以具体化，所讨论的特殊实施例仅是作为举例说明本发明的特殊制造以及使用的用途，并非对本现在，请参阅图1A至图1H，其中系具有一有机介电层10，而该有机介电层10系包括已于先前沉积的金属区域或互联机12a以及12b，例如可就由一镶嵌制程而加以沉积。在该有机介电层10以及金属化互连12a以及12b的顶上，系具有一蚀刻停止层14，例如，一SiN2(氮化硅)蚀刻停止层，而该SiN2或蚀刻停止层14系典型地会在位于12a以及12b的该金属已经被化学研磨之后，才会进行沉积而覆盖于该介电层10以及金属化的表面，在该蚀刻停止层的顶上，一第一介电材质，例如，氧化硅(SiO)材质16，的一层系被沉积一约介于0.1至0.30μm之间的厚度，然后，其系被具有约介于0.1至0.5μm之间厚度的一第二有机介电层18，例如，与前述的该有机介电层10一样，所覆盖，适合于有机介电层10及/或18的有机材质系为一具有商品名SiLKTM并可得自Dow Chemical Company的芳香族聚合物，然后，该有机或SiLKTM层系接着被一蚀刻停止层20所覆盖，一可用作为铜阻障层且具有一低介电常数的特别有效蚀刻停止膜材质系为一BLoKTM层，其系可得自Applied Materials Company，而此层系具有约介于50nm至70nm的厚度，而若整个堆栈将被呈送至一铜双镶嵌制程的话，则除了BLoKTM层20之外，一具有约介于35nm至50nm之间的厚度的SiN蚀刻停止层22将亦典型地被包含在内。一具有约介于0.005μm至0.05μm之间厚度的金属层将亦藉由依标准光阻程序而加以沉积以及图案化，以形成一金属硬屏蔽，例如该金属硬屏蔽部分24a以及24b。
在如所显示的部分24a以及24b的该金属硬屏蔽已经形成之后，则在一光阻层形成之前，其接着将典型地被一抗反射涂覆(ARC)所覆盖，而如图1B所示，该光阻层系已经被图案化而于其中包括有图案或由通孔30a以及30b所定义的部分28a、28b以及28c。接着，如第1C图所示，位于具有该等金属化互连部分12a以及12b的该有机介电层10顶上的该介电堆栈，其系则接着被呈送至一蚀刻程序，以蚀刻或延伸通孔30a以及30b穿透该ARC层26、该SiN层22、以及该BloKTM层20，而到达该有机介电或SiLKTM层18。然后，在该SiN层22以及该BloKTM层20被亦除之后，该等通孔30a以及30b现在被延伸穿透、或蚀刻穿透该SiLKTM层18，如第1D图所示。相同的，如第1D图所示，该光阻屏蔽28a、28b以及28c以及该ARC层26未移除的剩余系于通孔蚀刻期间被移除，而再如第1D图所示，由通孔30a以及30b所形成的左手边的窄堆栈32a以及右手边的窄堆栈32b将仍然包括有该等金属硬屏蔽部分24a以及24b，另一方面，中间的堆栈32c并不包含一硬屏蔽部分，并且最上层系为该SiN层22，因此，镶嵌制程的“沟(trough)”已经准备好被藉由使用另一蚀刻来移除该所选择的中间堆栈32c的该SiN层22以及该BloKTM层20而加以打开(亦即，该SiLK TM已完成蚀刻的准备)，并且，将不会蚀刻该等金属硬屏蔽部分24a以及24b，正如图1E所示。因此，在该SiN层22以及该BloKTM层20的该中心部分32c已经被蚀刻或移除之后，该有机层(例如，该SiLKTM层)现在系加以暴露，如第1E图所示。
接下来，正如图1F所示，已经蚀刻穿透该SiLKTM层18的该等通孔30a以及30b系藉由一蚀刻而进行延伸穿透该氧化(SiO)层16，以使得该等通孔30a以及30b现在会延伸到该SiN或蚀刻停止层14。如图1G所示的该双镶嵌制程所使用的“沟系接着藉由移除该SiLKTM层18的该中心部分34而加以形成，如图1G所示。最后，该最终蚀刻则是在其轰击穿透或蚀刻穿透该SiN层14以暴露显行地由铜所制成的该二金属线12a以及12b时完成，如第1H图所示。在该二金属线12a以及12b被暴露之后，该等通孔30a以及30b以及沟区域则现在将被铜所填满，已完成该双镶嵌制程。而以铜填满该等通孔以及沟系典型地藉由用于播种铜之一第一PVD(物理气相沉积)程序、以及接续的用于填满该等通孔以及沟渠或沟的一ECD(电化学沉积)程序而加以完成。
现在请参阅图2A，其系为举例说明当该金属层24(将被图案化以作为覆盖SiLKTM的有机介电层的一硬屏蔽)系为TaN时，改变厚度对微影对准的影响的图式或图表。正如所示，该垂直轴36系代表该有机层的厚度，以及该水平轴38则是代表该TaN金属层的厚度，该等轮廓线系代表WQ(晶圆品质)以及该阴影区域40系代表SiLKTM层厚度以及该TaN层厚度的结合，在此，对准系为不可靠的，也就是，该WQ系小于1，由于该不可靠的对准区域(以及阴影区域40)系大约覆盖的图表的一半，所以对准问题的可能性变得很明显。
应该注意的是，对某些SiLKTM厚度(例如，大约在0.25μm以及大约在0.45μm)而言，，该TaN层系可以实质上较厚(举例而言，大于0.035μm)，并且仍然可以得到稳定的对准，以产生大于1的WQ，正如向右延伸的水平峰所示。更特别地，正如可由图2A中看出，若该SiLKTM层系被选择地介于大约0.2μm至大约0.26μm之间(如线46以及48所示)、或是二者择一地被选择介于大约0.4μm至0.46μm之间(如线50以及52所示)的话，则一TaN硬屏蔽的厚度系可以变化一相当大的范围，另一方面，介于大约0.125μm至大约0.34μm之间的SiLKTM厚度将会造成不可靠的对准，即是当该TaN层少于0.015μm的时候。此现象相信是由于微影光反射干扰主要微影光束所造成。
再者，请参阅图2B，由此可见，甚至当选择一有利的SiLKTM厚度，例如0.22μm时，对准亦将由于在该装置上的该氧化(SiO2)介电层16以及该金属化层而仍然为不可靠，正如所示，图2B再次举例说明了被显示沿着Y轴54的WQ、被显示沿着X轴56的金属化层、被显示沿着X轴58的氧化物(SiO2)。不令人惊讶地，该WQ系随着氧化物厚度的增加而下降，然而，在金属层M3/M4以及M4/M5之间的对准系仍然由于在主要以及反射微影光束之间的干扰而为不可接受。
因此，对于由于在该有机介电层18以及该TaN硬屏蔽层之间的厚度变化所造成的不可靠对准，如图2A所示，以及在不同金属化层间的对准问题，如图2B所示，的分析以及重新讨论，其系显示了由于对准困难而使得过去使用TaN作为金属硬屏蔽的不可接受度。
现在，请参阅图3A，其系显示类似于图2A以及前述的图式，然而，一代表由TiN所制成的硬屏蔽厚度的水平轴60系用以取代该代表由TiN所制成的硬屏蔽厚度的水平轴60，跟举此图式可以看出，实质上，对可被合理用于制造半导体装置的一双镶嵌制程中的SiLKTM以及TiN的所有厚度而言，对准系足够可靠至确保一可接受或满意的WQ或晶圆品质，因此，简单解决由于使用前述之一TaN层以作为一硬屏蔽材质所产生的对准问题的方法，似乎是简单的使用TiN，但不幸地，虽然TiN没有对准问题，但是，会出现在RIE(活性离子蚀刻)制程中的氧却会留下TiO2的剩余物或沉积在以蚀刻的表面之上，如第3B图中所示的62、64、66、以及68，这些剩余物系接着会造成一无法接受高的电阻值，并且亦会导入其它会使得TiN的使用变得无法接受的可靠度问题。
现在，请参阅图4，其系显示根据本发明的一介电层以及金属硬屏蔽结构，正如所示，该介电堆栈系相似于在图1A中的堆栈，并且因此堆栈中共同的组件或层系使用相同的参考数字。然而，用来取代在图1至图1H中所示之一单一层金属硬屏蔽24的，是一双层硬屏蔽，其系包括一TiN第一或主要层70，并具有介于约20nm至25nm之间的厚度，正如可以由一标准程序所沉积者，该TiN层70系接着被一TaN帽盖层72所覆盖，而TaN帽盖层72则是具有根据一标准PVD程序所沉积的介于约7.5nm至10nm之间的厚度。
虽然，本发明以及其优点系已经详细地加以叙述，但应该了解的是，各式的改变、取代以及交替系可以在不脱离由所附申请专利范围所定义的精神以及范围的情形下在此加以实现，举例而言，熟习此技艺的人将可以毫无困难地了解规模以及层厚度系为可变，却能同时维持在本发明的范围之内。
再者，本发明的范围并非要被限制于说明书中所叙述的程序、方法以及步骤的特殊实施例，正如熟习此技艺的人可以由本发明的揭示而毫无困难地了解，与在此所叙述的相对应实施例实质上执行相同功能或达成实质上相同结果的现存地或将被发展出来的程序、方法、或步骤系皆可根据本发明而为可利用，据此，所附申请专利范围系意欲于包含在其范围内，例如程序、方法、或步骤。
权利要求
1.一种提供一用于图案化一介电堆栈的模板的金属硬屏蔽，其包括一介电堆栈；一TiN(氮化钛)已图案化层，以覆盖该介电堆栈；以及一TaN(氮化钽)帽盖层，以覆盖该TiN已图案化层。
2.根据权利要求1所述的金属硬屏蔽，其中该介电堆栈系包括一有机介电层以及一SiO2(二氧化硅)层。
3.根据权利要求2所述的金属硬屏蔽，其中该有机介电材质层系具有一介于约0.1nm至约0.5nm之间的厚度。
4.根据权利要求2所述的金属硬屏蔽，其中该有机介电层系具有一介于约0.2μm至约0.26μm之间的厚度，并且，系为一芳香族聚合物SiLKTM。
5.根据权利要求2所述的金属硬屏蔽，其中该有机介电层系具有一介于约0.4μm至约0.46μm之间的厚度，并且，系为一芳香族聚合物SiLKTM。
6.根据权利要求3所述的金属硬屏蔽，其中该SiO2层系具有一介于约0.1nm至约0.3nm之间的厚度。
7.根据权利要求2所述的金属硬屏蔽，其中该SiO2层系具有一介于约0.1nm至约0.3nm之间的厚度。
8.根据权利要求1所述的金属硬屏蔽，其更包括至少一蚀刻停止材质层，位于该介电堆栈以及该TiN已图案化层之间。
9.根据权利要求8所述的金属硬屏蔽，其中该至少一蚀刻停止材质层系包括一低介电铜阻障层，以及一SiN(氮化硅)层。
10.根据权利要求9所述的金属硬屏蔽，其中该低介电铜阻障层系为一BloKTM层。
11.根据权利要求1所述的金属硬屏蔽，其中该TiN层系具有一介于约20nm至约25nm之间的厚度。
12.根据权利要求11所述的金属硬屏蔽，其中该TaN层系具有一介于约7.5nm至约10nm之间的厚度。
13.根据权利要求1所述的金属硬屏蔽，其中该TaN层系具有一介于约7.5nm至约10nm之间的厚度。
14.根据权利要求1所述的金属硬屏蔽，其更包括一包含至少一金属化层的第一结构，以及其中，该介电堆栈系覆盖该第一结构。
15.根据权利要求14所述的金属硬屏蔽，其中该金属化层系包括铜金属化。
16.一种提供一用于图案化一介电堆栈的金属硬屏蔽的方法，其系包括下列步骤沉积一第一介电层以及一第二介电层，以形成一介电堆栈；沉积一TiN层覆盖于该介电堆栈之上；沉积一TaN帽盖层覆盖该TiN层之上；以及蚀刻该TiN层以及该TaN帽盖层，以在该介电堆栈上形成一模板图案。
17.根据权利要求16所述的方法，其中该沉积一第一介电层以及沉积一第二介电层的步骤系包括沉积一SiO2第一介电层以及一有机材质第二介电层。
18.根据权利要求16所述的方法，其更包括一步骤在沉积该TaN以及TiN层之前，沉积至少一对TaN以及TiN有选择性的蚀刻停止材质层覆盖于该介电堆栈之上。
19.根据权利要求18所述的方法，其中该沉积至少一蚀刻停止材质层的步骤系包括下列步骤沉积一低介电铜阻障层覆盖于该有机介电材质层之上；以及沉积一SiN2层覆盖于该低介电铜阻障层之上。
20.根据权利要求16所述的方法，其中该沉积一TiN层的步骤系包括沉积具有一介于约20nm至约25nm间之厚度的一TiN层的步骤。
21.根据权利要求20所述的方法，其中该沉积一TaN帽盖层的步骤系包括沉积具有一介于约7.5nm至约10nm间的厚度的一TaN层的步骤。
22.根据权利要求16所述的方法，其更包括一步骤提供一包括至少一金属化层的第一结构，以及其中，该沉积一第一层的步骤系包括将该第一介电层沉积覆盖于该第一结构上的步骤。
23.根据权利要求22所述的方法，其中该提供步骤系包括一包含至少一铜金属化层的第一结构。
全文摘要
与双镶嵌制程一起使用的金属硬屏蔽，系被用于半导体装置的制造。该金属硬屏蔽系具有有利的半透明特征，以于制造一半导体装置的同时，能帮助在层间的对准，并且避免金属氧化剩余沉积的形成。该金属硬屏蔽系包括一TiN第一或主要(氮化钛)层以及一TaN(氮化钽)第二或帽盖层。
文档编号H01L21/768GK1574285SQ20041004897
公开日2005年2月2日 申请日期2004年6月12日 优先权日2003年6月13日
发明者L·克莱文格, A·考利, T·J·达尔顿, M·霍恩基斯, S·卡尔多, E·凯塔里奥格鲁, J·沙奇特, K·库马, D·C·拉图利佩, 杨志昭, A·H·西蒙 申请人:因芬尼昂技术股份公司, 国际商业机器公司