专利名称：半导体存储器件的制作方法
背景技术：
发明领域本发明涉及半导体存储器件，更具体地涉及其中1T1C存储单元以矩阵形式布置在半导体衬底上的半导体存储器件。
背景技术：
铁电存储器是能在低电压下快速写入的非易失性存储器，并且即使电源关断时也能够保持数据。由此，铁电存储器已开始用到需要数据快速重新写入和低功耗操作的数据存储器件中，作为由SRAM和电池构成的器件的替代物。
近年来，已尝试制备更大容量且更小的铁电存储器。大容量铁电存储器的一个例子包括采用所谓的1T1C单元的铁电存储器。该1T1C单元由一个晶体管和一个电容器组成，并存储一位数据。另一方面，常用的2T2C用两个晶体管和两个电容器存储一位数据。由此，采用1T1C单元的铁电存储器可以提供的容量约为采用2T2C单元的尺寸相同的铁电存储器容量的两倍(参见，例如，Tomoji Kawai的“IC memorythat does not lose its data-all about FRAM-(Kienai IC memory-FRAM no subete-)”，第29页，Kogyo Chosakai Publishing Co.，Ltd.，日本，1998年6月22日，第一版的第二次印刷)。
下面简要介绍在采用1T1C单元的铁电存储器中测定数据的操作。采用1T1C单元的铁电存储器使用参考电位来测定数据。该参考电位是从存储单元读取数据“1”时得到的位线电位与从存储单元读取数据“0”时得到的位线电位之间的中间电位。
当从存储单元读取数据时，首先，通过连接存储单元的第一位线读取存储单元的电位。然后，通过第二位线读取参考电位，该第二位线是第一位线的对应部分。通过连接到第一和第二位线的读出放大器放大第一位线的电位和第二位线的参考电位之间的差。如果读出放大器的输出为正，那么存储在存储单元中的数据测定为“1”。如果读出放大器的输出为负，那么存储在存储单元中的数据测定为“0”。
注意到当第一位线的电位高于参考电位时，或者当读出放大器的输出电压位于电源电压附近时，或者与输出为负时的读出放大器的输出电压相比读出放大器的输出电压较高时，读出放大器的输出为正。当第一位线的电位低于参考电位，或者当读出放大器的输出电压位于地电压附近时，或者与输出为正时的读出放大器的输出电压相比读出放大器的输出电压较低时，读出放大器的输出电压为负。
作为产生参考电位的技术，广泛地使用了虚拟单元技术(参见，例如，Tomoji Kawai的“IC memory that does not lose its data-all about FRAM-(Kienai IC memory-FRAM no subete-)”，第33页，Kogyo Chosakai Publishing Co.，Ltd.，日本，1998年6月22日，第一版的第二次印刷)。虚拟单元技术如下所述。数据“1”和数据“0”预先分别写入两个存储单元(下文称作“参考单元”)，该存储单元具有与用于存储数据的存储单元相同的结构。通过两条位线读取参考单元的电位。最后，均衡电路对通过两个位线得到的电位求平均，从而产生参考电位。由此，可以得到为数据“0”的电位和数据“1”的电位之间的中间电位的参考电位。
图4示出了常规的半导体存储器件的整个结构图。参考单元是用于产生作为数据测定参考的参考电位的存储单元，由此需要产生稳定的电位。因此，参考单元104布置在存储单元区101的中心部分，即，图4中示出的阴影部分103，在存储单元区101中，存储单元102具有稳定的周期图形，(参见International Publication No.WO97/36300)。这使参考单元104之间的特性变化最小，使得能够得到稳定的参考电位。
为了减小铁电存储器的尺寸，可以使位线多层化。下面参考附图介绍减小铁电存储器的尺寸的技术。图5示出了布置在相同层中的两条位线；以及布置在不同层中的两条位线。
图5A示出了其中位线201和202布置在相同层中的布线。两条位线201和202需要以在它们之间有一定间隔来布置，以防止由此产生的噪声的负面影响。由此，在图5A中，两条位线201和202以在它们之间间隔L1来布置。
另一方面，如图5B所示，当两条位线201和202布置在不同层中时，两条位线201和202之间的在一个平面内的间隔可以设置成L2(L1＞L2)。因此，可以减小铁电存储器的尺寸。
然而，当位线201和202布置在不同层中时，如图5B所示，两条位线中产生的寄生电容可以在其中布置了位线201和202的各层之间发生变化。位线之间寄生电容的变化会引起如参考电位变化等的问题。
为了减少寄生电容的变化，位线可以相互交叉。下面参考附图介绍该技术。图6示出了不同层中布置的两条线相互交叉的部分(下文称作“交叉部分”)。
上述的技术介绍如下。多条位线形成多个位线对，每一对由两条相邻的位线组成，并且每对中的两条位线相互交叉，以使两条线的位置颠倒。如图6所示，在最上层中出现的线301连接到触头302，该触头302连接最上层和最下层。在最下层中，触头302连接到线303。线303布置在相对于线301倾斜的方向，并连接到线304，该线304与线301平行并布置在最下层中。
此外，在最下层中出现的线401连接到触头402，该触头402连接在最上层和最下层之间。在最上层中，触头402连接到线403。线403布置在相对于线401倾斜的方向，并连接到线404，该线404与线401平行并布置在最上层中。通过以上面介绍的方式连接各线和各触头，两条位线相互交叉，由此可以使两条线的位置相互颠倒。
如图6所示，通过使两条位线的位置颠倒，两条位线中每一条都能具有在最上层中产生的寄生电容和在最下层中产生的寄生电容。这使两条位线的寄生电容相等，并且因此可以解决由所述位线之间的寄生电容的变化引起的如参考电位变化等的问题。
典型地，在存储单元区域的中心附近提供图6所示的交叉部分。因此，如果在具有位于存储单元区域中心附近的参考单元的铁电存储器中采用上述尺寸减少技术，那么交叉部分和参考单元将相互重叠。
由于与位线的其它部分相比，交叉部分具有复杂的结构，如果交叉部分和参考单元相互重叠，那么参考单元的周期图形将变得不稳定。也就是，通过在不同层中布置位线，具有在位线中心附近区域中布置的参考单元的常规铁电存储器不能获得尺寸的减小。
发明概述因此，本发明的一个目的是减小半导体存储器件的尺寸，在半导体存储器件中参考单元布置在存储单元区域中心的附近区域中。
本发明具有以下特点以获得上述目的。本发明是以一种具有半导体衬底的半导体存储器件，该半导体存储器件包括以矩阵形式布置在半导体衬底的预定区域中的用于存储数据的多个存储单元；多个参考单元，用于产生预定的电位以产生参考电位，从而测定存储在存储单元中的数据；以及多条位线，通过这些位线读取存储单元和参考单元的电位，位线相互平行布置。参考单元形成在半导体衬底预定区域的中心线附近的区域中，该中心线与位线相垂直。位线形成位线对，每一对由两条相邻的位线组成。每对中的两条位线具有第一平行状态和第二平行状态，在第二平行状态中两条位线的位置与第一平行状态中的相反。每个位线对具有至少一个交叉部分，在该交叉部中一对位线相互交叉，以在第一平行状态和第二平行状态之间转换。在半导体衬底的预定区域提供每一个交叉部分，以使第一平行状态中的位线长度等于第二平行状态中的位线长度。
优选为，每对中的两条位线形成在不同的布线层中。
此外，优选为，在半导体衬底预定区域的中心线上提供该交叉部分，参考单元布置在半导体衬底预定区域的中心线附近，并夹着提供了交叉部分的区域。多个用于存储数据的存储单元布置在提供交叉部分的区域下面的半导体衬底区域中。而且，提供交叉部分区域的下面区域中布置的存储单元可以是冗余单元，在半导体衬底的预定区域中布置的存储单元发生故障时使用该冗余单元。
该半导体存储器件可以进一步包括具有与其连接的多条位线的均衡电路，用于对连接到除连接存储单元的位线之外的位线的参考单元的预定电位求平均；以及具有与其连接的多条位线的读取部分，用于通过将存储单元的电位与由均衡电路得到的预定电位的平均值相比较，来读取数据。优选为，均衡电路布置在半导体衬底的预定区域和读取部分之间。
在根据本发明的半导体存储器件中，虽然参考单元布置在位线中心附近的区域中，但是允许位线相互交叉。因此，可以减小半导体存储器件的尺寸，同时产生稳定的参考电位。
而且，由于位线具有多层结构，因此可以使位线在一个平面中的间隔变窄，从而减小了半导体存储器件的尺寸。
由于在半导体衬底预定的中心线上提供该交叉部分，足以使每对位线具有一个交叉部分。这有助于形成位线。
存储单元布置在提供了交叉部分的区域下面，其将该半导体存储器件的容量增加的倍数为对应于存储单元数量的因子。
通过使用在提供交叉部分的区域下面布置的存储单元作为冗余单元，可以提高半导体存储器件的成品率。
通过在半导体衬底的预定区域和读取部分之间提供均衡电路，均衡电路可以远离参考单元。这避免了由于存在均衡电路造成的参考单元周期性图形的不稳定。因此，可以得到稳定的参考电位。
从下面结合附图的本发明的详细说明中，本发明的这些和其它目的、特点、方案及优点将变得更明显。
附图简介
图1示出了根据本发明第一实施例的半导体存储器件的整体结构图；图2示出了根据本发明第二实施例的半导体存储器件的整体结构图；图3示出了根据本发明第二实施例的另一种半导体存储器件的整体结构图；图4示出了常规半导体存储器件的整体结构图；图5A示出了在相同层中布置的位线，图5B示出了不同层中布置的位线；以及图6示出了交叉部分。
优选实施例的说明第一实施例在下文中，参考附图介绍根据本发明第一实施例的半导体存储器件。根据本实施例的半导体存储器件的特征在于，在不同于提供交叉部分的区域中形成参考单元，该交叉部分的每一个都具有两条彼此交叉的位线。图1示出了根据本实施例的半导体存储器件的整体结构图。
如图1所示，根据本实施例的半导体存储器件包括存储单元区域1、参考单元区域3、选择电路5、均衡电路6、读出放大器7、字线8、板线(plate line)9以及位线10。在存储单元区域1中，以矩阵形式布置多个存储单元211到2mn。每个存储单元2可以存储一位数据，并且是由一个晶体管和一个电容器组成的铁电存储器(所谓的1T1C)。
字线81到8n布置在各列之间。字线8连接到与其对应的在相同列中出现的存储单元2。此外，板线91到9n与字线81到8n平行地布置在所述各列之间。板线9连接到其对应的在相同列中出现的存储单元2。字线8和板线9连接到其对应的在存储单元区域下面布置的选择电路5。
通过控制对应于存储单元2的字线8和板线9的电位，选择电路5选择一个存储单元2以读取/写入数据。
在存储单元区域1的中心附近提供参考单元区域3。具体地，在存储单元区1的中心线附近的区域中提供参考单元区域3，该中心线与位线10相垂直。在参考单元区域3中，以矩阵形式布置多个参考单元41到4m。每个参考单元4都具有与存储单元2相同的结构，并具有在它内部恒定存储的数据“1”或“0”。在本实施例中，奇数行上的参考单元4具有存储其内的数据“1”，而偶数行上的参考单元4具有存储其内的数据“0”。
位线101到10m布置在由存储单元2和参考单元4组成的行之间。位线10具有与其连接的存储单元2和参考单元4。而且，位线10成对地形成，每一对由两条相邻位线10组成，并且每对中的两条位线10布置在不同的层中。具体地，如图5B所示，一个位线对中的位线10具有两层结构。每对位线10在存储单元区域1中具有两个交叉部分11。交叉部分11是一对中的两条位线10交换它们位置的地方；具体地，交叉部分11具有图6所示的结构。提供交叉部分11以使布置在上层中的位线10的长度(11+13)等于布置在下层中的位线10的长度(12)。图1示出了在位线10左侧四分之一处的位置并且在位线10右侧四分之一处的位置提供交叉部分11的一个例子。通过提供交叉部分11以使布置在上层中的位线10的长度等于布置在下层中的位线10的长度，在每条位线10中，在上层和下层中产生的寄生电容彼此相等。因此，在所述位线10中产生的所有寄生电容相等。
每条位线10都连接到存储单元区域1的右侧上存在的均衡电路6。通过对经由位线10读取的参考单元4的电位求平均，均衡电路6产生参考电位。参考电位为当读取数据“1”时得到的位线10的电位与当读取数据“0”时得到的位线10的电位之间的中间电位。参考电位用于测定存储在存储单元2中的数据。
读出放大器7检测连接到被选定读取数据的存储单元2的位线10的电位以及由均衡电路6产生的参考电位之间的电压差，并放大该电压。
下面介绍按照上述方式构成的半导体存储器件的操作。下面介绍了当读取存储在存储单元211中的数据时半导体存储器件进行的操作。
当读取存储在存储单元211中的数据时，首先，读出放大器7将位线101设置为开路状态(即，高阻抗状态)。之后，为了选择存储单元211，选择电路5使字线81激活，并将板线91的电位升高到高电平，由此如果存储在存储单元211中的数据为“1”，那么位线101的电位升高到高电平。如果存储在存储单元211中的数据为“0”，那么位线101的电位降到电位相对低的低电平。
为了产生参考电位，均衡电路6通过除正在用于读取数据的位线10之外的位线10来读取参考单元4的电位。具体地，在本实施例中，由于位线101正在用于读取数据，所以均衡电路6通过位线102到10m读取参考单元42到4m的电位，并将这些电位求平均，由此产生了参考电位。
读出放大器7产生了位线101的电位与由均衡电路6产生的参考电位之间的电位差，并将该电压输出到外部电路(未示出)。此后，使用该电压来测定在存储单元211中存储的数据。具体地，如果由读出放大器7输出的电压为正，那么存储单元211中存储的数据测定为“1”。如果由读出放大器7输出的电压为负，那么存储单元211中存储的数据测定为“0”。
如上所述，根据本实施例的半导体存储器件，由于位线具有两层结构，所以可以使位线之间的间距变窄，从而减小了半导体存储器件的尺寸。另外，由于每对位线具有交叉部分，所以在位线中产生的所有寄生电容可以设置成相等。因此，可以解决由寄生电容引起的各种问题。
而且，根据本实施例的半导体存储器件，参考单元布置在存储单元区域中心附近的区域中，并且在与布置参考单元的位置不同的位置中提供交叉部分。这避免了由相互重叠的交叉部分和参考单元引起的参考单元的周期性图形不稳定。因此，参考单元可以产生稳定的电位。
第二实施例在下文中，参考附图介绍根据本发明第二实施例的半导体存储器件。根据本实施例的半导体存储器件与根据第一实施例的半导体存储器件不同之处在于，提供交叉部分和参考单元的位置不同。除了这些不同，其结构与第一实施例的相同。图2示出了根据本实施例的半导体存储器件的整体结构图。
如图2所示，根据本实施例的半导体存储器件包括存储单元区域1、参考单元区域3、选择电路5、均衡电路6、读出放大器7、字线8、板线9、位线10以及虚拟单元区域12。在存储单元区1中，以矩阵形式布置多个存储单元211到2mn。存储单元区1和存储单元2具有与第一实施例相同的结构，由此这里省略了对其进一步的介绍。
字线81到8n布置在各列之间。此外，板线91到9n布置在各列之间与字线81到8n平行。字线8和板线9连接到对应的存储单元区下面布置的选择电路5。字线8、板线9以及选择电路5具有与第一实施例相同的结构，由此这里省略了对其进一步的介绍。
参考单元区域3具有以矩阵形式布置在其内的多个参考单元411到4m2。与第一实施例不同，在本实施例中，如图2所示，提供两个参考单元区3以将包括存储单元区域1中心的区域夹在其中。采用这种结构是因为，与根据第一实施例的交叉部分11不同，根据本实施例的交叉部分11布置在包括存储单元区域1的中心的区域中。
每个参考单元4都具有与存储单元2相同的结构，并具有在它内部恒定存储的数据“1”或“0”。在本实施例中，在左侧的参考单元区3中存在的每个参考单元4具有存储在其内的数据“1”，而在右侧的参考单元区3中存在的每个参考单元4具有存储在其内的数据“0”。
位线101到10m布置在由存储单元2和参考单元4组成的行之间。位线10具有存储单元2和与其连接的参考单元4。而且，位线10成对地形成，每一对由两条相邻位线10组成，并且每对中的两条位线10布置在不同的层中。具体地，如图5B所示，一个位线对中的位线10具有两层结构。与第一实施例不同，在本实施例中，每对位线10具有位于存储单元区域1的中线上的交叉部分11。注意到，由于在第一实施例中详细地介绍了交叉部分11，这里省略其介绍。这一结构可以使位线10中产生的所有寄生电容变得相等。
虚拟单元区域12存在于交叉部分11下面。在虚拟单元区域12中，不起作用的并且与存储单元2具有相同结构的虚拟单元以矩阵形式布置。
每条位线10都连接到存储单元区域1的右侧出现的均衡电路6。注意到，由于均衡电路6具有与第一实施例相同的结构，因此这里省略其任何进一步的介绍。类似地，由于读出放大器7具有与第一实施例相同的结构，因此这里省略其任何进一步的介绍。
下面介绍按照上述方式构成的半导体存储器件的操作。下面介绍当读取存储在存储单元211中的数据时半导体存储器件进行的操作。
当读取存储在存储单元211中的数据时，首先，读出放大器7将位线101设置为开路状态(即，高阻抗状态)。之后，为了选择存储单元211，选择电路5使字线81激活，并将板线91的电位升高到高电平，由此如果存储在存储单元211中的数据为“1”，那么位线101的电位升高到高电平。如果存储在存储单元211中的数据为“0”，那么位线101的电位降到电位相对低的低电平。
为了产生参考电位，均衡电路6通过除正在用于读取数据的位线10之外的位线10读取参考单元4的电位。具体地，在本实施例中，由于位线101正在用于读取数据，均衡电路6通过位线102到10m读取参考单元411到4m2的电位，并将这些电位求平均，由此产生了参考电位。
读出放大器7产生位线101的电位与均衡电路6产生的参考电位之间的电位差，并将该电压输出到外部电路(未示出)。此后，使用该电压来测定在存储单元211中存储的数据。具体地，如果由读出放大器7输出的电压为正，那么存储单元211中存储的数据测定为“1”。如果由读出放大器7输出的电压为负，那么存储单元211中存储的数据测定为“0”。
根据本实施例的半导体存储器件，与根据第一实施例的半导体存储器件相同，可以实现半导体存储器件尺寸的减小。此外，由于每对位线具有交叉部分，那么在位线中产生的所有寄生电容可以设置成相等，与根据第一实施例的半导体存储器件相同。
而且，根据本实施例的半导体存储器件，与根据第一实施例的半导体存储器件相同，可以避免相互重叠的交叉部分和参考单元造成的参考单元的周期图形变得不稳定。因此，参考单元可以产生稳定的电位。
而且，根据本实施例的半导体存储器件，每对位线仅具有一个交叉部分，这有助于形成位线。
在根据本实施例的半导体存储器件中，如图2所示，在交叉部分下面的区域中提供虚拟单元。在另一结构中，也可以例如在交叉部分下面的区域中提供存储单元。下面参考图3简要介绍该结构。图3示出了具有在交叉部分下面提供存储单元的半导体存储器件的整体结构图。
通常，存储单元2不需要像参考单元4那样具有严格的周期性图形。由此，在图3所示的半导体存储器件中，存储单元2也以矩阵形式布置在交叉部分11下面的区域中。为了选择这些存储单元，它们相应的字线和板线的下端连接到选择电路5。通过在交叉部分11下面的区域中如此布置存储单元2，可以增加半导体存储器件的容量。
在存储单元区1中布置的存储单元发生故障时，还可以使用在交叉部分11下面区域中布置的存储单元2作为冗余单元。这可以提高半导体存储器件的效益。
此外，当布置在交叉部分11下面区域中的存储单元2在测试芯片上来实现的情况下，当参考单元失效时，这些存储单元2可以用作冗余单元，并且除此之外，在读取操作中产生的位线的寄生电容可以增加或减小，从而可以实现高效率的数据测定。
虽然在根据第一和第二实施例的半导体存储器件中，每对中的位线具有两层结构，但是所有的位线可以布置在相同层中。这种情况下同样可以减小半导体存储器件的尺寸，该半导体存储器件中，参考单元布置在存储单元区域中心附近区域中。下面详细介绍该结构。
如图5A所示，典型地，相邻的位线之间以给定的间距来布置，由此防止了由相邻的位线带来的噪声的负面影响。或者，通过给位线提供交叉部分，同样可以提高位线的抗噪声能力。也就是，即使在所有的位线都布置在相同层中的半导体存储器件中，与第一和第二实施例中一样，通过使相邻的位线相互交叉，可以使位线之间的间距变窄，从而减少半导体存储器件的尺寸。
在第一和第二实施例中，可以在除布置参考单元的区域之外的区域中的位线上进行排列(lining)。
虽然详细地介绍了本发明，但是以上介绍在所有方面都是示意性的而不是限定性的。应该理解可以在不脱离本发明的范围的情况下，可以进行很多种其它修改和变化。
权利要求
1.一种具有半导体衬底的半导体存储器件，包括用于存储数据的多个存储单元，以矩阵形式布置在该半导体衬底的预定区域中；多个参考单元，用于产生预定的电位以产生用于测定存储在存储单元中的数据的参考电位；以及多条位线，通过这些位线读取所述存储单元和所述参考单元的电位，所述位线布置成相互平行，其中所述参考单元形成在所述半导体衬底的预定区域的中心线附近的区域中，所述中心线与所述位线相垂直，所述位线成对地形成，每对由两条相邻的位线组成，每对中的两条位线具有第一平行状态和第二平行状态，在第二平行状态中，所述两条位线的位置与第一平行状态的位置颠倒，每个位线对具有至少一个交叉部分，其中所述一对位线相互交叉的，以在第一平行状态和第二平行状态之间转换；以及在所述半导体衬底的预定区域提供所述交叉部分，使得第一平行状态中的位线长度等于第二平行状态中的位线长度。
2.根据权利要求1所述的半导体存储器件，其中每对中的两条位线形成在不同的布线层中。
3.根据权利要求1所述的半导体存储器件，其中在半导体衬底预定区域的中心线上提供所述交叉部分，以及所述参考单元布置在半导体衬底预定区域的中心线附近区域，并夹着提供交叉部分的区域。
4.根据权利要求3所述的半导体存储器件，其中用于存储数据的多个存储单元布置在提供交叉部分的区域下面的半导体衬底区域中。
5.根据权利要求4所述的半导体存储器件，其中提供所述交叉部分的区域下面的区域中布置的存储单元是冗余单元，在半导体衬底的预定区域中布置的所述存储单元发生故障时使用该冗余单元。
6.根据权利要求1所述的半导体存储器件，进一步包括具有与其连接的多条位线的均衡电路，将连接到除连接存储单元的位线之外的位线的参考单元的预定电位求平均；以及具有与其连接的多条位线的读取部分，用于通过将所述存储单元的电位与所述均衡电路得到的预定电位的平均值相比较来读取数据。
7.根据权利要求6的半导体存储器件，其中在半导体衬底的预定区域和所述读取部分之间布置均衡电路。
全文摘要
一种具有半导体衬底的半导体存储器件，包括多个参考单元4和多条位线10。参考单元4形成在半导体衬底的预定区域的中心线附近的区域中，该中心线与位线10相垂直。位线10形成对，每一对由两条相邻的位线组成。每一对中的两条位线10具有第一平行状态和第二平行状态，在第二平行状态中，两条位线的位置与第一平行状态中的位置颠倒。每个位线对10具有至少一个交叉部分11，其中一对位线10相互交叉的，以在第一平行状态和第二平行状态之间转换。在半导体衬底的预定区域提供交叉部分11，使得第一平行状态中的位线10长度等于第二平行状态中的位线10长度。该半导体存储器件的尺寸缩小了。
文档编号H01L21/8242GK1607608SQ20041007527
公开日2005年4月20日 申请日期2004年9月24日 优先权日2003年10月14日
发明者岩成俊一, 坂上雅彦, 村久木康夫 申请人:松下电器产业株式会社