非易失性半导体存储器件的制作方法

专利名称：非易失性半导体存储器件的制作方法
技术领域：
本发明涉及一种非易失性半导体存储器件，特别是涉及在能进行高速的写入、擦除，数据保持特性优异的字节改写型EEPROM中，能够实现微细的有效单元面积，并能防止写入、擦除时的干扰所引起的数据损失的技术。
背景技术：
作为能进行电改写的非易失性半导体存储器件，EEPROM(Electrically Erasable and Programmable Read only Memory)被广泛地用于程序存储或数据存储。近年来，特别是对以IC卡为代表的数据存储用的EEPROM的需求不断增强。在数据存储用的EEPROM中，一般说来，不是采用将数千字节至数十千字节一并擦除的闪速EEPROM，而是采用以字节为单位进行擦除、写入的字节改写型EEPROM。在用于数据存储的情况下，所要求的改写次数一般为10万次以上，比用于程序存储时要多。另外，通过将EEPROM与微机混装在同一芯片上，可以不用从装置外部读出数据。
在这样的用于数据存储的字节改写型EEPROM中，非选择单元中的改写时的干扰和擦除时的干扰成为问题。这里，所谓干扰就是以下的现象当选择某存储单元进行该存储单元的写入或擦除时，加在所选择的存储单元上的电压还被加在连接在同一布线上的未选择的存储单元上，未选择的存储单元进行弱写入和擦除，数据逐渐消失。在闪速EEPROM中，当将连接在与写入时或擦除时施加高电压的布线相同的布线上的存储单元的块一并地擦除时，擦除时的干扰不成问题，在进行1次写入的期间，只受写入时的干扰。对此，在字节改写型EEPROM中，在最坏的情况下，在对同一块内的其他所有字节进行10万次改写期间，有时存在完全未进行写入和擦除的单元，该单元持续受到10万次×(块内的字节数-1)的量的干扰。这样，字节改写型EEPROM与闪速EEPROM相比，干扰方面的条件更加严格。
在非专利文献1中报告了在字节改写型EEPROM中，实现10万次改写的技术。图1表示该EEPROM的存储单元的剖面图，图2表示存储单元的阵列结构。如图1所示，一个存储单元通过将电荷蓄积在氮化膜SIN中，由存储信息的MNOS型存储器和读出时进行单元选择的选择晶体管构成。关于阵列结构，如图2所示，连接选择栅极SG的选择栅极线(字线)SG0～SGn和连接存储器栅极MG的存储器栅极线MG0～MGn分别平行延伸，连接存储单元的漏区D的位线BL0～BL7和连接源极区域S的源极线SL0～SL7沿着与字线并行的方向延伸，存储单元的阱WELL1～WELLn被每8位地分割成连接在字线上的存储单元。对连接在公共的存储器栅极线和阱上的8位、即每一字节进行改写。图3表示对图2中作为选择单元所示的块进行擦除及写入时的电压条件。在进行擦除及写入的选择单元中，将高电压加在存储器栅极MG和阱WELL之间，利用通过下部氧化膜BOTOX的空穴的隧道效应进行擦除，利用电子的隧道效应进行写入。在非选择单元中，将与存储器栅极线相同的电压加在阱WELL或源极线SL上，以使电场不加在MNOS存储器的栅绝缘膜上。即，在上述公知技术中，将阱WELL分割成每个字节，在写入和擦除时看作是电场未加在非选择单元的MNOS存储器的栅绝缘膜上的工作电压条件，从而没有干扰的影响，即使改写10万次，也能继续保持数据。
在上述字节改写型EEPROM中，在连接在选择存储器栅极线MG和非选择阱WELL上的单元中，虽然将同一电压加在存储器栅极MG和阱WELL上，但是在单元的存储器栅极MG和源极S之间施加有高电场，在图1所示的源附近的氮化膜SIN中，发生电子和空穴的注入。在存储器栅极Lmg较大的情况下，在远离源极S的MNOS存储器的沟道中央部，由于在氮化膜SIN中保持着电荷，所以上述源附近的电荷注入不成问题。可是，当存储器栅极长度Lmg变小时，因源附近的电荷注入而丧失了对写入和擦除干扰的耐性，不能保障10万次的改写。即，上述公知技术是单元的微细化有限度的字节改写型EEPROM。
另外，在上述公知技术中，为了利用电子和空穴的隧道效应而进行写入和擦除，还有以下课题(1)写入、擦除花费时间，(2)不能使底部氧化膜BOTOX增厚，大于或等于100℃的高温下的数据保持较严格等。
作为不用隧道效应方式，而是利用热载流子的注入来进行写入和擦除的非易失性存储器，有专利文献1。图4表示该存储单元的剖面图。在具有选择栅极SG和存储器栅极MG两个栅的分裂栅型MONOS存储器中，存储器栅极绝缘膜由上部氧化膜TOPOX、氮化膜SIN和下部氧化膜BOTOX构成，以源侧注入(source side)方式将热电子注入到氮化膜SIN中，从而进行写入；将BTBT(Band-To-BandTunneling)中发生的热空穴注入到氮化膜SIN中，从而进行擦除。与隧道效应注入时相比，可以通过使用热载流子注入，实现写入、擦除的高速化和数据保持的高可靠化。
但是，在上述热载流子注入的写入和擦除方式中，需要将高电压加在源极区域S和存储器栅极MG两者上，因此确保写入时和擦除时的干扰耐性成为课题。为了使引起干扰的高电场不加在写入、擦除时的非选择单元上，必须将连接存储器栅极MG的存储器栅极线和连接源极区域S的源极线分割成每个字节，为了进行这种分割，有必要对每个字节设置选择存储器栅极线和源极线的耐高压的MOS晶体管。当包括耐高压的MOS晶体管时，与不分割时相比，每一单元的面积增加为两倍。
美国专利USP5,969,383号[专利文献2]日本特开平6-215584号公报(相应的美国专利USP6,160,738)[非专利文献1]IEICI电子学学报(IEICE TRANSACTIONS ONELECTRONICS)，2001年，VOL.E84-C，p.713-723

发明内容
如上所述，在利用热电子注入或热空穴注入进行写入、擦除的非易失性半导体存储器中，虽然能高速地进行写入、擦除，并通过加厚电荷蓄积部上下的氧化膜的厚度使数据保持非常优异，但由于在写入、擦除时将高电压加在栅极和源极区域两者上，因此非选择单元受写入、擦除的干扰。为了在字节改写型EEPROM中实现10万次改写，该干扰成为大问题。
作为解决非易失性半导体存储器中的干扰问题的方法，专利文献2公开了进行再次写入由于干扰而丧失的数据的刷新操作的方法。在该方法中，设一并擦除的块为刷新块，对每一个一并擦除的块设置标志单元，在擦除一并擦除的块时，从标志单元的信息，选择在一并擦除的块中最开始进行了刷新操作的块，进行追加写入的刷新操作。由于通过刷新操作，每隔一定改写次数注入电子进行修正，所以，能够使由于干扰而进行了弱擦除的单元返回受弱擦除前的状态，能够防止由干扰引起的数据损失。
但是，在将上述方法用于字节改写型EEPROM的情况下，由于进行一次擦除的擦除块的大小为1字节，所以，必须对每字节设置标志单元，EEPROM的面积将大幅度地增加。例如，在设置一个1字节的擦除块的标志单元时，存储单元数增加10％以上。
本发明的目的在于，能进行高速写入、擦除，在数据保持特性较好的字节改写型EEPROM中，实现微细的有效单元面积，并防止由写入、擦除时的干扰引起的数据损失。
下面，简单地说明一下本申请所公开的发明中有代表性的内容。
本发明提供一种非易失性半导体存储器件，其特征在于在包括非易失性存储单元的非易失性半导体存储器阵列中，具有一并擦除多个上述非易失性存储单元的擦除块，以及包含多个上述擦除块的刷新块；设置与上述刷新块数量相同的计数区，该计数区存储在上述刷新块内进行的改写的次数，每当上述计数区所存储的刷新块内的改写次数达到预先指定的改写次数时，将上述刷新块内的数据保存在另外设置的数据暂存存储器，之后，将上述刷新块内的数据全部擦除，并将上述暂存存储器中保存的数据写入上述刷新块。
通过本发明，在非易失性半导体存储器件中，特别是在可通过热载流子注入进行高速写入、擦除，并以字节为单位进行改写的非易失性半导体存储器件中，实现微细的有效单元面积，并能够防止由写入、擦除时的干扰所引起的数据损失。


图1是现有技术的字节改写型EEPROM的存储单元剖面图。
图2是现有技术的字节改写型EEPROM的存储单元阵列图。
图3是表示现有技术的字节改写型EEPROM的工作电压的图。
图4是本发明的实施方式的非易失性半导体存储单元的剖面图。
图5是表示本发明的实施方式的非易失性半导体存储单元的阵列结构的实施例的图。
图6是表示本发明的实施方式的非易失性半导体存储单元的阵列结构的实施例的图。
图7是表示本发明的实施方式的非易失性半导体存储单元的阵列结构的实施例的图。
图8是表示在图5～图7所示的存储器阵列中写入时加在各布线上的电压的波形的图。
图9是表示在图5～图7所示的存储器阵列中擦除时加在各布线上的电压的波形的图。
图10是本发明的实施方式的非易失性半导体存储器件的结构图。
图11是表示将本发明的实施方式的一个块作为对象的写入、擦除、刷新操作的程序的流程图。
图12是表示将本发明的实施方式的多个块作为对象的写入、擦除、刷新操作的第一程序的流程图。
图13是表示将本发明的实施方式的多个块作为对象的写入、擦除、刷新操作的第二程序的流程图。
具体实施例方式
下面，说明本发明的非易失性半导体存储器件的基本结构。
图5表示显示本发明的实施方式的非易失性半导体存储器阵列结构的实施例。作为非易失性存储单元，采用图4所示的通过热载流子进行写入、擦除的分裂栅型MONOS存储器。连接选择栅极SG的选择栅极线(字线)SG0～SGn和连接选择存储器栅极MG的存储器栅极线MGL及两个相邻的存储单元所共享的源极区域的源极线SL分别平行延伸，连接存储单元的漏区的位线BL0～BL7沿着与选择栅极线垂直的方向延伸。按每存储单元8位来分割存储器栅极线MGL和源极线，连接位线方向的多条源极线，作为公共的源极线SL。对连接在公共的存储器栅极线上的8位、即对每一字节进行改写。
在图5所示的存储单元阵列中，位线方向的多个字节的存储单元呈共享源极线的结构，但如图6所示的存储单元阵列那样，选择栅极线方向的存储单元也可以是共享源极线的结构。此时，连接在公共的源极线上的非选择单元受到写入时和擦除时的干扰。在图5和图6中，采用在写入时和擦除时施加高电压的存储器栅极线和源极线中，按字节单位分割存储器栅极线，以多个字节共享源极线的结构，反之，也可以采用按照字节单位分割源极线，以多个字节共享存储器栅极线的结构。另外，如在图7中显示存储单元阵列图那样，采用以多个字节共享源极线的结构，但也可以是位线方向的存储单元共享源极线，选择栅极线方向的存储单元共享存储器栅极线。此时，由于将写入时或擦除时的电压加在共享源极线的非选择单元和共享存储器栅极线的非选择单元两者上，所以，受到干扰的存储单元增多，但存储单元阵列的面积可以小于图5所示的阵列结构。与图7相反，也可以是位线方向的存储单元共享存储器栅极线，选择栅极线方向的存储单元共享源极线。
图8和图9分别表示图5～图7所示的选择单元，以及写入和擦除时的电压施加顺序。图5～图7所示的存储单元阵列以相同的电压顺序写入、擦除。在写入、擦除的选择单元中，将高电压加在存储器栅极线MG和源极线SL两者上。与此相对，在图5～图7中记作干扰单元的非选择单元，将高电压加在存储器栅极线或源极线上，在写入和擦除时就会受到干扰。即，连接于公共的源极线上的单元，成为受到干扰的存储单元的块。
图10是本发明的实施方式的字节改写型EEPROM模块的框图。除了构成现有的EEPROM模块的存储器阵列1、位线解码器/驱动器2、字线解码器/驱动器3、读出放大器/写入恒流MOS4、电源电路5、主控制部6以外，还设有刷新控制电路7和数据暂存区域8。EEPROM存储器阵列由数据存储块9和擦除/写入计数区EW CT10构成。数据存储块为刷新的单位，对应于图5～图7所示的刷新块。这里，作为例子，示出了1字节×1024位的数据存储块为128个的结构。数据存储块9内的存储单元与公共的源极线或存储器栅极线连接，以1个字节为单位进行改写。只设有与数据存储块对应的个数的擦除/写入计数区EW CT10。将在对应的数据存储区内进行的改写次数存储在该擦除/写入计数区EW CT中。为了避免数据存储块内和擦除/写入计数区EW CT内的擦除及写入的互相干扰，构成两者的存储单元最好不用公共的源极线和存储器栅极线连接。
图11是表示使本发明的擦除、写入和干扰时间复位的刷新操作的流程图。示出了对图10中的No.54块内的1字节进行擦除及写入时的例子。
上位装置或CPU，首先执行No.54块的1字节的擦除和写入。然后，对与No.54对应的擦除/写入计数区(EW CT)进行读出。将该读出值和预定的值y进行比较，在读出值小于或等于y时，暂时对EW CT进行擦除，将在擦除前从EW CT读出的值加+1后的值写入EW CT中。至此，擦除及写入操作结束。
在读出值大于y时，进行刷新操作。首先，读出No.54块的全部数据，将No.54块的全部数据写入具有等于或大于数据存储块9的数数据容量的数据暂存存储器10中。作为数据暂存存储器，可以是SRAM或DRAM等易失性存储器或构成EEPROM的非易失性存储器中的任意一个。但是，在使用非易失性存储器作为数据暂存存储器的情况下，在写入对象块数据之前，有必要预先擦除数据暂存存储器数据。
在将No.54块的全部数据都写入数据暂存存储器后，再将No.54块内和对应于No.54块的EW CT内的全部数据擦除。接下来，将数据暂存存储器的数据写入No.54块。以上，刷新操作结束，进行刷新操作时的擦除及写入操作也结束。
上述y值由存储单元的干扰耐性决定，在具有对例如10万次的擦除、写入的干扰耐性的存储单元的情况下，y值就设定为10万次。顺便说一下，在图10所示的EEPROM存储器阵列的块结构中，在不进行正式刷新操作而保证10万次的改写时，在最坏的情况下，要求对10万次×1023字节≈1亿次的擦除及写入的干扰耐性。即，在本发明的刷新操作中，通过每隔某指定的改写次数，使由于干扰而受到弱擦除或弱写入的时间复位，能够大幅度地防止由干扰引起的数据的损失。
以上在图11中，说明了在一次改写中只对一个块内的一个字节进行擦除、写入及刷新操作时的操作程序，但实际上，有时也能对多个块中存在的多个字节的单元进行擦除及写入。图12及图13表示对该多个块中存在的多个字节进行擦除、写入时的操作程序的实施例。
图12是表示一次对多个字节进行擦除、写入，改写时间不受限制地进行刷新操作时的操作程序的流程图。这里，示出了一次对No.54～No.54+x的x个块进行各一个字节的擦除、写入时的例子。
首先，执行No.54～No.54+x块的一个字节的擦除和写入，对与各块对应的EW CT进行读出。接下来，从No.54至No.54+x，在读出值大于预定值y的情况下，依次执行与图11所示的方法相同的刷新操作。在刷新操作全部结束后，对未执行刷新的块，将读出值加上+1后的值写入EW CT中。
图13是表示一次对多个字节进行擦除、写入，改写时间有限制时的操作程序的流程图。在改写时间有限制时，不限于对需要进行刷新操作的所有刷新块都能进行刷新操作。这里，示出了一次对No.54～No.54+x的x个块进行各1个字节的擦除、写入，一次改写操作所允许的刷新操作的次数为N次时的例子。N的值可以根据刷新所需时间而预先指定。
与图12相同，首先，执行No.54～No.54+x块的一个字节的擦除和写入，对与各块对应的EW CT进行读出。在所有读出值小于或等于预定值y的情况下，对任何块都不进行刷新操作。在读出值大于y的块小于或等于N个的情况下，对成为刷新对象的所有块实施图11所示的刷新操作。在读出值大于y的块大于N个的情况下，对这些块按照读出值从大到小的顺序，从1号开始添加序号，依次进行序号从1至N的块的刷新操作。最后，对未实施刷新的块，将读出值加上+1后的值写入EW CT中，擦除、写入操作结束。在该方法中，即使块内的改写次数超过y，有时也不刷新，因此，有必要预先确保对该部分干扰的宽余量。
以上，使用图11～图13所示的程序，说明了本发明的擦除、写入及刷新的操作，但即使在只进行擦除或只进行写入时，也对EW CT的读出值和预定的值y进行比较，在读出值小于等于y的情况下，将+1加在EW CT的值上，在读出值大于y的情况下，执行刷新操作。但是，当只是擦除或写入的任意一方的干扰成为问题的情况下，只在进行了该操作时，进行EW CT的计数和刷新操作即可。上述改写次数的计数方法，在擦除和写入操作中进行了一次，但也可以在写入和擦除时分别计数一次。
在图10所示的实施例中，将1024字节作为连接于公共的源极线上的一个块，其大小由刷新操作所需的时间决定。在使用擦除和写入速度较慢的EEPROM存储器的情况下，为了在1次擦除和写入的操作所允许的时间内进行刷新操作，必须使连接在公共的源极线上的块的字节数减少。当字节数减少时，EEPROM存储器阵列的面积增加。
在以上的实施例中，示出了以分裂栅型MONOS存储单元构成的非易失性存储器，但即使在不是分裂栅型而是已知文献USP6,011,725所述的单栅型的非易失性存储器中，或即使在不是MONOS存储器而是将电荷蓄积在浮置栅极中的非易失性存储器中，同样地能够防止由干扰引起的数据的损失。进而，即使在FeRAM、相变化存储器、MRAM等非易失性存储器上，本发明也有效。
权利要求
1.一种非易失性半导体存储器件，其特征在于在包括非易失性存储单元的非易失性半导体存储器阵列中，具有一并擦除多个上述非易失性存储单元的擦除块，以及包含多个上述擦除块的刷新块；设置与上述刷新块数量相同的计数区，该计数区存储在上述刷新块内进行的改写的次数，每当上述计数区所存储的刷新块内的改写次数达到预先指定的改写次数时，将上述刷新块内的数据保存在另外设置的数据暂存存储器，之后，将上述刷新块内的数据全部擦除，并将上述暂存存储器中保存的数据写入上述刷新块。
2.如权利要求1所述的非易失性半导体存储器件，其特征在于上述非易失性半导体存储器是EEPROM。
3.如权利要求1所述的非易失性半导体存储器件，其特征在于上述非易失性半导体存储器是通过将电荷蓄积在栅极绝缘膜中的阱中来存储信息的电荷捕获型非易失性半导体存储器。
4.如权利要求1所述的非易失性半导体存储器件，其特征在于上述非易失性半导体存储器是通过将电荷蓄积在浮置栅极中来存储信息的浮置栅极型非易失性半导体存储器。
5.如权利要求1所述的非易失性半导体存储器件，其特征在于上述非易失性半导体存储器是将强电介质的极化状态作为信息存储的FeRAM。
6.如权利要求1所述的非易失性半导体存储器件，其特征在于上述非易失性半导体存储器是将相变化膜的低电阻状态作为高电阻状态信息进行存储的相变化存储器。
7.如权利要求1所述的非易失性半导体存储器件，其特征在于上述非易失性半导体存储器是将隧道磁阻的低阻状态作为高阻状态信息进行存储的MRAM。
8.如权利要求1所述的非易失性半导体存储器件，其特征在于通过热载流子注入进行上述非易失性存储单元的擦除或者写入操作。
9.如权利要求1所述的非易失性半导体存储器件，其特征在于通过热载流子注入进行上述非易失性存储单元的擦除和写入操作。
10.如权利要求8所述的非易失性半导体存储器件，其特征在于在进行上述热载流子注入时施加高电压的上述非易失性存储单元的端子中的1个，连接上述刷新块内的所有非易失性存储单元。
11.如权利要求8所述的非易失性半导体存储器件，其特征在于在进行上述热载流子注入时施加高电压的上述非易失性存储单元的端子，在上述刷新块内的非易失性存储单元和上述计数区内的非易失性存储单元之间不连接。
12.如权利要求1所述的非易失性半导体存储器件，其特征在于上述擦除块由1个字节的非易失性存储单元构成。
13.如权利要求1所述的非易失性半导体存储器件，其特征在于当在上述刷新块中，计数区所存储的刷新块内的改写次数达到预先指定的改写次数的刷新块有多个时，对于所有的该多个刷新块依次进行将刷新块内的数据暂时保存在另外设置的数据暂存存储器，将刷新块内的数据全部擦除，并再次将保存的数据写入刷新块的操作。
14.如权利要求1所述的非易失性半导体存储器件，其特征在于当在上述刷新块中，计数区所存储的刷新块内的改写次数达到预先指定的改写次数的刷新块有多个时，按刷新块内的改写次数从多到少的顺序，仅按预先指定的刷新块数进行将刷新块内的数据暂时保存到另外设置的数据暂存存储器，将刷新块内的数据全部擦除，并再次将保存的数据写入刷新块的操作。
全文摘要
本发明提供一种非易失性半导体存储器件，能够防止由写入和擦除时的干扰引起的非选择单元的数据损失。在上述非易失性半导体存储器件中，将在比非易失性存储器的改写单位还大的数据存储块内执行的改写的次数，存储在每个数据存储块中所设置的擦除/写入计数器EW CT10中，当擦除/写入计数器EW CT10的值大于或等于预先指定的次数时，对与该擦除/写入计数器对应的数据存储块执行刷新操作。通过将数据存储块内的数据暂时保存在数据暂存区域(8)中，将数据存储区域暂存区域的数据擦除，并再次将暂时保存的数据写入数据存储块中，进行刷新操作。
文档编号H01L29/788GK1629983SQ20041009855
公开日2005年6月22日 申请日期2004年12月9日 优先权日2003年12月19日
发明者石丸哲也, 山添孝德 申请人:株式会社瑞萨科技