专利名称：单一晶体管型随机存取存储器结构的制作方法
技术领域：
本实用新型是有关于一种嵌入式存储器(embedded memory)，特别是有关于一种单一晶体管型随机存取存储器。
背景技术：
嵌入式存储器逻辑组件为一种系统单芯片(system on a chip；SOC)组件，是指将存储器组件和逻辑组件整合于同一芯片上。嵌入式存储器逻辑组件包含有一单元数组区和一逻辑电路区，而储存于单元数组区的存储单元内的数据则由逻辑电路来操作。目前广泛做为存储单元的结构有两种，一是动态随机存取存储器单元(DRAM cell)，一是静态随机存取存储器单元(SRAMcell)。近来发展出一种1T-SRAM技术，其使用逻辑制程配合DRAM的存储单元架构来生产功能为SRAM的产品，故可运用单一晶体管晶胞达到高集积度的目的，同时维持SRAM免数据更新及低随机存取周期的优势。因此，1T-SRAM可以成为传统静态随机存取存储器与嵌入式动态随机存取存储器的替代方案。在目前的1T-RAM技术中，常用的电容结构为平板型电容(planarcapacitor)，但因其具有不易缩小存储单元尺寸的缺点，故无法应用于高密度的存储单元数组的技术上。
请参阅图1，其显示现有1T-RAM的电容器的剖面示意图。以一P型半导体硅基底10为例，其表面定义有一存储单元区I以及一逻辑电路区II，且半导体硅基底10内部包含有多个浅沟槽隔离结构16，用以定义出组件有源区域。
首先电容器的下电极制程，是利用微影与蚀刻方式于浅沟槽隔离结构16中定义形成一凹槽，且该凹槽的一倾斜侧壁是暴露半导体硅基底10。然后，于凹槽中沉积一第一导电层18，做为电容器的下电极18。接着进行井区的微影离子植入制程，于存储单元区I内形成一N井区12，并于逻辑电路区II内形成一N/P井区14。
之后进行电容器的介电层制程以及上电极制程。首先，利用热氧化法或是化学气相沉积法于上述的整个表面上形成一介电层20，再于介电层20的整个表面形成一第二导电层22，而后利用微影与蚀刻方法将第二导电层20定义成为多个上电极22a以及多个栅极层22b的图案。其中，上电极22a是位于凹槽的下电极18的上方，且夹设于上电极22a与下电极18之间的介电层20a是用作为电容介电层20a。另外，依据存储单元区I以及逻辑电路区II的位置区分，栅极层22b可作为存储单元栅极以及逻辑栅极，而位于栅极层22b底部的介电层22b是用作为一栅极介电层22b。
上述的电容器制程是藉由介电层22的沉积与蚀刻制程，同时完成电容介电层22a以与栅极介电层22b的制作，因此介电层22附带的热预算(thermal budget)效应会同时影响到电容介电层22a以与栅极介电层22b的品质。而且，碍于氧化硅材质的阶梯覆盖能力(step coverage)不佳的因素，形成于凹槽的侧壁上的介电层22会发生厚度不均匀且过厚的缺点，进而影响到电容介电层22a的电性品质。甚且，使用二氧化硅材质制作电容介电层22a尚有电流遗漏的疑虑以及介电常数不足的问题。
除此之外，为了完成上述的电容器结构，必须预留一较大空间给予通闸(pass-gate)与电极板的制作，而且必须提供一较大面积的硅基底10给予电容器的制作，因此将目前的1T-RAM技术搭配上述的电容器结构会遭遇到存储单元尺寸缩小的困难，而无法应用于高密度的存储单元数组的技术上。
发明内容
有鉴于此，本实用新型的主要目的在于提供一种单一晶体管型随机存取存储器的结构，包括一具有高介电常数(high-k)材料的电容器，以提高电容介电层的介电常数、增加电容的有效面积、提高电容量。
为达成上述目的，本实用新型提供一种单一晶体管型随机存取存储器的结构，包括一半导体基底，其包含有一存储单元区以及一逻辑电路区；多个浅沟槽隔离结构是形成于该半导体基底内，其中该第一浅沟槽隔离结构位于该存储单元区内，且该第二浅沟隔离结构位于该存储单元区以及该逻辑电路区的交界处；多个栅极层以与栅极绝缘层是形成于该半导体基底的表面上，其中该存储单元区内包含有多个第一栅极层以及至少一个第二栅极层，该逻辑电路区内包含有至少一个第一栅极层以及至少一个第二栅极层，且该存储单元区内的该第二栅极层是位于该第一浅沟槽隔离结构的表面上，且该逻辑电路区内的该第二栅极层是位于该第二浅沟槽隔离结构的表面上；一源/漏极区，是形成于该存储单元区内的该第一栅极层周围的该半导体基底内，且形成于该逻辑电路区内的该第一栅极层周围的该半导体基底内；一遮蔽层，是遮蔽该逻辑电路区内的该第二栅极层两与该存储单元区内的该第一栅极层之间不形成金属硅化物的表面区域，并遮盖该存储单元区内的该第一栅极层与该第二栅极层之间不形成金属硅化物的区域；一金属硅化物层，是形成于该遮蔽层区域以外的该第一栅极层顶部以及该源/漏极区的表面上；一蚀刻停止层，形成于上述该半导体基底的表面上；一第一介电层，是覆盖该蚀刻停止层的表面；一电容器下电极板，是该浅沟槽隔离结构的一暴露侧壁及其相邻该半导体基底的暴露表面；一介电层，是形成于该电容器下电极板的表面上；以及一电容器上电极板，是形成于该介电层的表面上。
本实用新型另提供一种单一晶体管型随机存取存储器的结构，包括一半导体基底，其包含有一存储单元区以及一逻辑电路区；多个浅沟槽隔离结构是形成于该半导体基底内，其中该第一浅沟槽隔离结构位于该存储单元区内，且该第二浅沟隔离结构位于该存储单元区以及该逻辑电路区的交界处；多个栅极层以与栅极绝缘层是形成于该半导体基底的表面上，其中该存储单元区内包含有多个第一栅极层以及至少一个第二栅极层，该逻辑电路区内包含有至少一个第一栅极层以及至少一个第二栅极层，且该存储单元区内的该第二栅极层是位于该第一浅沟槽隔离结构的表面上，且该逻辑电路区内的该第二栅极层是位于该第二浅沟槽隔离结构的表面上；一第一电容器下电极板，是两相邻的该第一浅沟槽隔离结构以及该存储单元区内的该第一栅极层之间的该半导体基底；一第二电容器下电极板，是两相邻的该第二浅沟槽隔离结构以及该存储单元区内之间该第一栅极层之间的该半导体基底；一源/漏极区，是形成于该存储单元区内的该第一栅极层周围的该半导体基底内，且形成于该逻辑电路区内的该第一栅极层周围的该半导体基底内；一遮蔽层，是遮蔽该逻辑电路区内的该第二栅极层两与该存储单元区内的该第一栅极层之间不形成金属硅化物的表面区域，并遮盖该存储单元区内的该第一栅极层与该第二栅极层之间不形成金属硅化物的区域；一金属硅化物层，是形成于该遮蔽层区域以外的该第一栅极层顶部以及该源/漏极区的表面上；一蚀刻停止层，形成于上述该半导体基底的表面上；一第一介电层，是覆盖该蚀刻停止层的表面；一介电层，是形成于该第一、第二电容器下电极板的表面上；以及一电容器上电极板，是形成于该介电层的表面上。
依据上述的单一晶体管型随机存取存储器的结构，本实用新型具有以下优点1.本实用新型将一具有高介电常数(high-k)材料的电容器，如Ta2O5、Al2O3、HfO2、TiO2、SrTiO3、BaSrTiO3、ZrO2材质的介电常数远大于传统使用的氧化是材质，因此可以有效提高电容介电层的介电常数，进而增加电容器的电容量。
2.本实用新型的电容介电层60，是设置于栅极绝缘层40a、40b上，因此电容介电层60的品质不会受到栅极绝缘层40a、40b制程附带的热预算(thermal budget)效应的影响。
3.本实用新型使用的高介电常数的材质，其阶梯覆盖能力(stepcoverage)远胜于传统使用的氧化硅材质，因此沉积于浅沟槽32侧壁上的介电层60不会发生厚度不均匀且过厚的缺点，故可消除电流遗漏的疑虑，进而可确保电容介电层60的电性品质。
4.本实用新型的电容器区域58，是浅沟槽隔离结构34的一暴露侧壁，并利用暴露侧壁的硅掺杂材质用作为电容器下电极板，则此起伏轮廓可提高电容的有效面积，进而提高电容量，且易于应用在存储单元尺寸缩小的单元数组技术上。
图1显示现有1T-RAM的电容器的剖面示意图。
图2A至图2E的剖面示意图显示本实用新型第一实施例的单一晶体管型随机存取存储器的制造方法。
图3A至图3E的剖面示意图显示本实用新型第二实施例的单一晶体管型随机存取存储器的制造方法。
图4A至图4E的剖面示意图显示本实用新型第三实施例的单一晶体管型随机存取存储器的制造方法。
图5A至图5E的剖面示意图显示本实用新型第四实施例的单一晶体管型随机存取存储器的制造方法。
符号说明半导体硅基底～10；存储单元区～I；逻辑电路区～II；N井区～12；N/P井区～14；浅沟槽隔离结构～16；第一导电层～18；下电极～18；介电层～20；上电极～22a；栅极层～22b。
半导体基底～30；存储单元区～I；逻辑电路区～II；浅沟槽～32I、32II浅沟槽隔离结构～34；N井区～36；N/P井区～38；栅极绝缘层～40a、40b；栅极层～42a、42a”、42b、42b”；间隙壁～44；源/漏极区～46；遮蔽层～48；金属硅化物层～50；蚀刻停止层～52；第一介电层～54；能量感应层～56；电容器图案开口～57；电容器区域～58；介电层～60；导电层～62；第二介电层～64；第三介电层～66；接触插塞～68；层间介电层～70；第一内联机层～72；平坦涂层～74。
具体实施方式
为了让本实用新型的上述和其它目的、特征、和优点能更明显易懂，下文特举较佳实施例，并配合所附图示，作详细说明如下第一实施例请参阅图2A至图2E，其剖面示意图显示本实用新型第一实施例的单一晶体管型随机存取存储器。
首先进行组件标准逻辑制程。如图2A所示，提供一半导体基底30，例如一半导体硅基底，较佳的是P型的单晶硅基底。此半导体基底30可大致区分为一存储单元区(1T-RAM cell area)I以及一逻辑电路区(logic circuitarea)II。接着，利用一硬掩膜层(未绘示)搭配光阻的图案转移技术以及适当的蚀刻方法，于半导体基底30中形成多个浅沟槽32，用以定义组件有源区(active area，AA)。而后，于浅沟槽32填入一绝缘材质，其材质例如是利用LPCVD或PECVD沉积的介电层，并藉由化学机械研磨制程将半导体基底30表面上多余的绝缘材质磨除，则可于每一个浅沟槽32中形成一浅沟槽隔离结构34。其中，第一浅沟槽隔离结构34I位于存储单元区I内，用以定义存储单元区I内的组件有源区；而第二浅沟隔离结构34II位于存储单元区I以及逻辑电路区II的交界处，用以定义存储单元区I以及逻辑电路区II之间的组件有源区。
继续，将上述硬掩膜层移除之后，于基底30表面上形成一层牺牲氧化层(未绘示)，再进行井区的微影与离子植入制程，以于存储单元区I中形成一N/P井区36，并于逻辑电路区II中形成一N/P井区38，而后对组件有源区进行调整起始电压的离子植入制程，再移除牺牲氧化层。将牺牲氧化层移除后，于半导体基底30表面上进行介电材质沉积、导电材质沉积、微影以及干蚀刻等制程，可于存储单元区I中定义形成多个栅极层42a以与栅极绝缘层40a，并可于逻辑电路区II中定义形成多个栅极层42b以与栅极绝缘层40b，其中栅极层42a”以及42b”是分别形成于浅沟槽隔离结构34II、34I的表面上。栅极层42a、42b的较佳者是选用多晶硅材质，而栅极绝缘层40a、40b的较佳者是选用二氧化硅材质。尔后，依序进行下列步骤利用栅极层42a、42b作为掩膜进行N/P型的轻掺杂制程、于栅极层42a、42b的侧壁上形成一间隙壁44、利用栅极层42a、42b以及间隙壁44进行N/P型的重掺杂制程，则可于半导体基底30内形成一源/漏极区46。
接着，为了提供作为一金属硅化物遮蔽(silicide-blocking)区，进行一光阻保护氧化(resist protection oxide，RPO)制程，藉由形成一遮蔽层48以遮蔽两相邻的栅极层42b”与栅极层42a之间不形成金属硅化物的区域，并遮盖两相邻的栅极层42a与栅极层42a”之间不形成金属硅化物的区域。然后，进行自动对准金属硅化物制程(self-aligned silicidation，简称salicide)，以于金属硅化物遮蔽区以外的栅极层42a、42a”、42b的顶部以及源/漏极区46的表面上形成一金属硅化物层50。继续，于上述的半导体基底30的整个表面上沉积一蚀刻停止层52，较佳者是利用LPCVD或PECVD方法沉积的氮化硅材质。而后，于上述的蚀刻停止层52整个表面上沉积一第一介电层54，较佳者是利用LPCVD或PECVD沉积的氧化硅材质。
接续，于浅沟槽隔离结构34内定义一电容器区域。如图2B所示，于第一介电层54表面上形成一能量感应层56，其较佳者为一光阻层或其它阻剂层。再利用微影与蚀刻技术去除能量感应层56的电容器图案开口57的区域(包括部分的第一介电层54、蚀刻停止层52、遮蔽层48与浅沟槽隔离结构34)，直至暴露浅沟槽32的一部分侧壁及其相邻的N/P井区36的表面硅材质，则暴露的硅掺杂材质区域是定义成为一电容器区域58。特别是，暴露于电容器区域58中的硅掺杂材质区是用作为一电容器下电极板。
后续，进行电容介电层以及电容器上电极板的制程。如图2C所示，将上述的能量感应层56去除之后，于半导体基板30的整个表面上依序沉积一介电层60、一导电层62以及一第二介电层64。如此一来，位于电容器区域58内的介电层60是用作为一电容介电层，而位于电容器区域58内的导电层62是用作为一电容器上电极板。介电层60的较佳者为一高介电常数材料层、一低温介电材料层(于500℃～600℃以下制程的低温材料)、一NO层或一氧化硅层。导电层62较佳者为采用TiN、TaN、Ru、Pt、Ir等等材质，至于第二介电层64较佳者是利用LPCVD或PECVD沉积的氧化硅材质。
跟着，如图2D所示，进行化学机械研磨(chemical mechanicalpolishing，CMP)制程以去除部分的第二介电层64、导电层62、介电层60以及第一介电层54，以达到表面平坦化效果。然后，于此平坦表面上沉积一第三介电层66。第三介电层66较佳者是利用LPCVD或PECVD沉积的氧化硅材质。
随后进行后段制程(Back-End-Of-Line，BEOL)，包含有接触插塞以及内联机制程。如图2E所示，利用微影、蚀刻、金属沉积以及CMP等制程，可形成多个接触插塞68，其乃贯通第三介电层66、第二介电层64以及第一介电层54进而分别连接至栅极层42b、42b”、42a”的顶部以及两相邻栅极层42a之间的源/漏极区46顶部。而后，于第三介电层66的表面上提供一层间介电层70，并于层间介电层70中形成多个第一内联机层72，且每一个第一内联机层72是电连接下方的接触插塞68。然此后段内联机制程非关本实用新型，在此不多赘述接触插塞68、层间介电层70以及第一内联机层72的制程与材质限制。
依据上述的单一晶体管型随机存取存储器的结构，本实用新型第一实施例具有以下优点1.本实用新型将一具有高介电常数(high-k)材料的电容器，如Ta2O5、Al2O3、HfO2、TiO2、SrTiO3、BaSrTiO3、ZrO2材质的介电常数远大于传统使用的氧化是材质，因此可以有效提高电容介电层的介电常数，进而增加电容器的电容量。
2.本实用新型的电容介电层60，是设置于栅极绝缘层40a、40b上，因此电容介电层60的品质不会受到栅极绝缘层40a、40b制程附带的热预算(thermal budget)效应的影响。
3.本实用新型使用的高介电常数的材质，其阶梯覆盖能力(stepcoverage)远胜于传统使用的氧化硅材质，因此沉积于浅沟槽32侧壁上的介电层60不会发生厚度不均匀且过厚的缺点，故可消除电流遗漏的疑虑，进而可确保电容介电层60的电性品质。
4.本实用新型的电容器区域58，是浅沟槽隔离结构34的一暴露侧壁，并利用暴露侧壁的硅掺杂材质用作为电容器下电极板，则此起伏轮廓可提高电容的有效面积，进而提高电容量，且易于应用在存储单元尺寸缩小的单元数组技术上。
第二实施例请参阅图3A至图3E，其剖面示意图显示本实用新型第二实施例的单一晶体管型随机存取存储器。
如图3A所示，首先进行组件标准逻辑制程如同第一实施例所述以及图2A所示，包含有浅沟槽隔离结构34、栅极层42a、栅极绝缘层40a、间隙壁44、源/漏极区46、遮蔽层48、金属硅化物层50、蚀刻停止层52以及第一介电层54等制作，在此不多赘述。然后，如图3B所示，于浅沟槽隔离结构34内定义一电容器区域，如同第一实施例所述以及图2B所示，包含有能量感应层56、电容器区域58等制作，在此不多赘述。
后续，进行电容介电层以及电容器上电极板的制程。如图3C所示，将上述的能量感应层56去除之后，于半导体基板30的整个表面上依序沉积一介电层60、一导电层62以及一平坦涂层74。如此一来，位于电容器区域58内的介电层60是用作为一电容介电层，而位于电容器区域58内的导电层62是用作为一电容器上电极板。介电层60较佳者为采用一高介电常数材料层、一低温介电材料层(于500℃～600℃以下制程的低温材料)、一NO层或一氧化硅层，导电层62较佳者为采用TiN、TaN、Ru、Pt、Ir等等材质，至于平坦涂层74较佳者是利用光阻(photoresist，PR)或底部抗反射涂层(bottomanti-reflective coating，BARC)等材质。
跟着，如图3D所示，进行回蚀刻制程，去除部分的平坦涂层74以及部分的导电层62、介电层60以及第一介电层54。然后，于此表面上沉积一第二介电层64，并对第二介电层64进行CMP制程以达到表面平坦化效果。第二介电层64较佳者是利用LPCVD或PECVD沉积的氧化硅材质。随后，如图3E所示，进行后段制程(Back-End-Of-Line，BEOL)，包含有接触插塞以及内联机制程，如同第一实施例所述以及图2E所示，包含有接触插塞68、层间介电层70以及第一内联机层72等制作，在此不多赘述。
依据上述的单一晶体管型随机存取存储器的电容器结构，本实用新型第二实施例具有相同于第一实施例所述的优点，在此不多赘述。
第三实施例请参阅图4A至图4E，其剖面示意图显示本实用新型第三实施例的单一晶体管型随机存取存储器。
如图4A所示，首先进行组件标准逻辑制程如同第一实施例所述以及图2A所示，包含有浅沟槽隔离结构34、栅极层42a、栅极绝缘层40a、间隙壁44、源/漏极区46、遮蔽层48、金属硅化物层50、蚀刻停止层52以及第一介电层54等制作，在此不多赘述。主要不同之处在于，第三实施例是额外进行一道CMP制程，以使第一介电层54的表面达到平坦化效果。然后，如图4B所示，于浅沟槽隔离结构34内定义一电容器区域，如同第一实施例所述以及图2B所示，包含有能量感应层56、电容器区域58等制作，在此不多赘述。
后续，进行电容介电层以及电容器上电极板的制程。如图4C所示，将上述的能量感应层56去除之后，于半导体基板30的整个表面上依序沉积一介电层60以及一导电层62。如此一来，位于电容器区域58内的介电层60是用作为一电容介电层，而位于电容器区域58内的导电层62是用作为一电容器上电极板。介电层60较佳者为采用一高介电常数材料层、一低温介电材料层(于500℃～600℃以下制程的低温材料)、一NO层或一氧化硅层，导电层62较佳者为采用TiN、TaN、Ru、Pt、Ir等等材质。
跟着，如图4D所示，进行研磨或回蚀刻制程，去除部分的导电层62、介电层60以及第一介电层54，以达到表面平坦化效果。或者，可以搭配一平坦涂层(例如PR或BRAC材质)进行研磨或回蚀刻制程，去除所有的平坦涂层以及部分的导电层62、介电层60以及第一介电层54，以达到表面平坦化效果。然后，于此平坦表面上沉积一第二介电层64，并对第二介电层64进行CMP制程以达到表面平坦化效果。第二介电层64较佳者是利用LPCVD或PECVD沉积的氧化硅材质。
随后，如图4E所示，进行后段制程(Back-End-Of-Line，BEOL)，包含有接触插塞以及内联机制程，如同第一实施例所述以及图2E所示，包含有接触插塞68、层间介电层70以及第一内联机层72等制作，在此不多赘述。
依据上述的单一晶体管型随机存取存储器的电容器结构，本实用新型第三实施例具有相同于第一实施例所述的优点，在此不多赘述。
第四实施例请参阅图5A至图5E，其剖面示意图显示本实用新型第四实施例的单一晶体管型随机存取存储器。
如图5A所示，首先进行组件标准逻辑制程如同第一实施例所述以及图2A所示，包含有浅沟槽隔离结构34、栅极层42a、栅极绝缘层40a、间隙壁44、源/漏极区46、遮蔽层48、金属硅化物层50、蚀刻停止层52以及第一介电层54等制作，在此不多赘述。
然后，如图5B所示，于浅沟槽隔离结构34上方的N/P井区36的表面定义一电容器区域58。于第一介电层54表面上形成一能量感应层56，再利用微影与蚀刻技术去除能量感应层56的电容器图案开口57的区域(包括部分的第一介电层54、蚀刻停止层52以及遮蔽层48)，直至暴露浅沟槽隔离结构34的表面及其相邻的N/P井区36的表面硅材质，则暴露的硅掺杂材质区域是定义成为一电容器区域58。特别是，暴露于电容器区域58中的硅掺杂材质区是用作为一电容器下电极板。
后续，如图5C所示，进行电容介电层以及电容器上电极板的制程，包含有介电层60、导电层62以及第二介电层64的制作，如同第一实施例所述，在此不多赘述。如此一来，位于电容器区域58内的介电层60是用作为一电容介电层，而位于电容器区域58内的导电层62是用作为一电容器上电极板。
跟着，如图5D所示，包含有化学机械研磨制程以及第三介电层66的制作，如同第一实施例所述，在此不多赘述。
最后，如图5E所示，进行后段制程(Back-End-Of-Line，BEOL)的接触插塞以及内联机制程，包含有接触插塞68、层间介电层70以及第一内联机层72等制作，如同第一实施例所述，在此不多赘述。
依据上述可知，本实用新型第四实施例的特征为，平面电容器是位于浅沟槽隔离结构34附近的N/P井区36的表面上，仍可达成第一实施例所述的优点，在此不多赘述。
虽然本实用新型已以较佳实施例揭露如上，然其并非用以限定本实用新型，任何熟习此技艺者，在不脱离本实用新型的精神和范围内，当可作些许的更动与润饰，因此本实用新型的保护范围当视所附的权利要求范围所界定者为准。
权利要求1.一种单一晶体管型随机存取存储器结构，其特征在于，包括有一半导体基底，其包含有一存储单元区以及一逻辑电路区；多个浅沟槽隔离结构是形成于该半导体基底内，其中该第一浅沟槽隔离结构位于该存储单元区内，且该第二浅沟隔离结构位于该存储单元区以及该逻辑电路区的交界处；多个栅极层以与栅极绝缘层是形成于该半导体基底的表面上，其中该存储单元区内包含有多个第一栅极层以及至少一个第二栅极层，该逻辑电路区内包含有至少一个第一栅极层以及至少一个第二栅极层，且该存储单元区内的该第二栅极层是位于该第一浅沟槽隔离结构的表面上，且该逻辑电路区内的该第二栅极层是位于该第二浅沟槽隔离结构的表面上；一源/漏极区，是形成于该存储单元区内的该第一栅极层周围的该半导体基底内，且形成于该逻辑电路区内的该第一栅极层周围的该半导体基底内；一遮蔽层，是遮蔽该逻辑电路区内的该第二栅极层两与该存储单元区内的该第一栅极层之间不形成金属硅化物的表面区域，并遮盖该存储单元区内的该第一栅极层与该第二栅极层之间不形成金属硅化物的区域；一金属硅化物层，是形成于该遮蔽层区域以外的该第一栅极层顶部以及该源/漏极区的表面上；一蚀刻停止层，形成于上述该半导体基底的表面上；一第一介电层，是覆盖该蚀刻停止层的表面；一电容器下电极板，是该浅沟槽隔离结构的一暴露侧壁及其相邻该半导体基底的暴露表面；一介电层，是形成于该电容器下电极板的表面上；以及一电容器上电极板，是形成于该介电层的表面上。
2.根据权利要求1所述的单一晶体管型随机存取存储器结构，其特征在于该介电层是一高介电常数材料层、一低温介电材料层、一NO层或一氧化硅层。
3.根据权利要求1所述的单一晶体管型随机存取存储器结构，其特征在于该电容器上电极板是TiN、TaN、Ru、Pt、Ir或其它金属材质。
4.根据权利要求1所述的单一晶体管型随机存取存储器结构，其特征在于该半导体基底的该存储单元区中是一第一井区，且该半导体基底的该逻辑电路区中形为一第二井区。
5.一种单一晶体管型随机存取存储器结构，其特征在于，包括有一半导体基底，其包含有一存储单元区以及一逻辑电路区；多个浅沟槽隔离结构是形成于该半导体基底内，其中该第一浅沟槽隔离结构位于该存储单元区内，且该第二浅沟隔离结构位于该存储单元区以及该逻辑电路区的交界处；多个栅极层以与栅极绝缘层是形成于该半导体基底的表面上，其中该存储单元区内包含有多个第一栅极层以及至少一个第二栅极层，该逻辑电路区内包含有至少一个第一栅极层以及至少一个第二栅极层，且该存储单元区内的该第二栅极层是位于该第一浅沟槽隔离结构的表面上，且该逻辑电路区内的该第二栅极层是位于该第二浅沟槽隔离结构的表面上；一第一电容器下电极板，是两相邻的该第一浅沟槽隔离结构以及该存储单元区内的该第一栅极层之间的该半导体基底；一第二电容器下电极板，是两相邻的该第二浅沟槽隔离结构以及该存储单元区内之间该第一栅极层之间的该半导体基底；一源/漏极区，是形成于该存储单元区内的该第一栅极层周围的该半导体基底内，且形成于该逻辑电路区内的该第一栅极层周围的该半导体基底内；一遮蔽层，是遮蔽该逻辑电路区内的该第二栅极层两与该存储单元区内的该第一栅极层之间不形成金属硅化物的表面区域，并遮盖该存储单元区内的该第一栅极层与该第二栅极层之间不形成金属硅化物的区域；一金属硅化物层，是形成于该遮蔽层区域以外的该第一栅极层顶部以及该源/漏极区的表面上；一蚀刻停止层，形成于上述该半导体基底的表面上；一第一介电层，是覆盖该蚀刻停止层的表面；一介电层，是形成于该第一、第二电容器下电极板的表面上；以及一电容器上电极板，是形成于该介电层的表面上。
6.根据权利要求5所述的单一晶体管型随机存取存储器结构，其特征在于该介电层是一高介电常数材料层、一低温介电材料层、一NO层或一氧化硅层。
7.根据权利要求5所述的单一晶体管型随机存取存储器结构，其特征在于该电容器上电极板是TiN、TaN、Ru、Pt、Ir或其它金属材质。
8.根据权利要求5所述的单一晶体管型随机存取存储器结构，其特征在于该半导体基底的该存储单元区中是一第一井区，且该半导体基底的该逻辑电路区中形为一第二井区。
专利摘要一种单一晶体管型随机存取存储器，包括一半导体基底，包含有一存储单元区以及一逻辑电路区；多个浅沟槽隔离结构，形成于半导体基底内；多个栅极层与栅极绝缘层，形成于半导体基底的表面上；一源/漏极区，形成于存储单元区内的第一栅极层周围的半导体基底内；一遮蔽层，是遮蔽第二栅极层与第一栅极层之间；一金属硅化物层，形成于遮蔽层区域以外的第一栅极层顶部以及源/漏极区的表面上；一蚀刻停止层，形成于半导体基底的表面上；一第一介电层，覆盖蚀刻停止层的表面；一电容器下电极板，是浅沟槽隔离结构的一暴露侧壁及其相邻半导体基底的暴露表面；一介电层，形成于电容器下电极板的表面上；以及一电容器上电极板，形成于介电层的表面上。
文档编号H01L27/108GK2739801SQ20042009651
公开日2005年11月9日 申请日期2004年9月29日 优先权日2003年10月8日
发明者蒋敏雄 申请人:台湾积体电路制造股份有限公司