专利名称：半导体装置的制作方法
技术领域：
本发明涉及一种半导体装置，其中包括低电位基准电路和高电位基准电路。更具体地说，本发明涉及具有在低电位基准电路和高电位基准电路之间传输信号的高耐压MOS的半导体装置。
背景技术：
这样的半导体装置通常和广泛地用于功率装置等，在该半导体装置中包括低电位基准电路和高电位基准电路。这种半导体装置通常具有例如图16所示的结构。也就是说，半导体装置具有低电位基准电路区域1和高电位基准电路区域2，而且高电位基准电路区域2被形成为降低表面电场(resurf)等的高耐压隔离区域3包围。而且，为了在低电位基准电路区域1和高电位基准电路区域2之间的信号传输(电平移动)，设置了高耐压NMOS 5和高耐压PMOS 6。具体地说，设置在低电位基准电路区域1中的高耐压NMOS 5用于从低电位基准电路区域1到高电位基准电路区域2的电平移动。另一方面，对于从高电位基准电路区域2到低电位基准电路区域1的电平移动，采用设置在高电位基准电路区域2中的高耐压PMOS6。高耐压NMOS 5和高耐压PMOS 6的漏极布线从其输入侧穿过高耐压隔离区域3引出到输出侧的区域。
图17示出了从低电位基准电路区域1到高电位基准电路区域2进行电平移动的电路的实例。该电路具有高耐压NMOS 5、上拉(pull-up)电阻器101以及Zener二极管102。伴随高耐压NMOS 5的开/关，在漏极处引起对应于高电位基准电路区域2中的电源电压的电位差。从而，在低电位基准电路区域1和高电位基准电路区域2之间进行电平移动。例如，假设低电位基准电路区域1和高电位基准电路区域2的电源电压都是15V，低电位基准电路区域1和高电位基准电路区域2之间的电位差为1000V。在这种情况下，通过图17的电路，将低电位基准电路区域1中在0V和15V之间摆动的信号电压转换成在1000V和1015V之间摆动的信号。从而，从低电位基准电路区域1传输的信号在高电位基准电路区域2中是可用的。
在低电位基准电路区域1和高电位基准电路区域2之间如此进行电平移动的半导体装置中，信号通过在其表面形成的金属布线(漏极布线)传输。漏极布线穿过低电位基准电路区域1和高耐压隔离区域3等，并且在两者之间具有层间介质。在这种情况下，漏极布线(高电位)和半导体器件的表面(低电位)之间的电位差很大。结果，由于漏极布线，耐压能力降低。通常，为了解决上述问题，漏极布线和半导体器件表面之间的层间介质很厚。然而，在高电位基准电路区域和低电位基准电路区域之间的电位差超过600V的半导体装置的情况下，这导致由加厚的层间介质导致的布线工艺的复杂化、成本升高等。
作为解决上述问题的技术，例如专利文献1公开了一种半导体装置，其中高耐压隔离区域和用于电平移动的高耐压MOS的漂移层形成为密封部分(package)，且在输出侧在电路区域中形成漏极。在该文献中，据称可进行电平移动而不引起有关耐压能力的问题，因为漏极布线在不穿过高耐压隔离区域或低电位基准电路区域的条件下被布线。
此外，除了以上所描述的之外，例如专利文献2公开了一种半导体装置，其中部分N型高耐压隔离区域用P型狭缝区域分隔，且在被分隔部分形成用于电平移动的高耐压NMOS。也就是说，使在高电位基准电路区域内的高耐压NMOS的N型漏极区和N型层相互面对，中间夹有P型狭缝区域。此外，高电位的漏极布线设置在狭缝区域上方。在该半导体装置中，狭缝区域被夹断(由两个N型层形成的耗尽区合并为一个)。通过夹断该狭缝区域，P型狭缝区域的表面与位于它两侧的N型层具有几乎相同的电位。据称从而抑制了漏极布线的影响。
此外，除了以上所描述的之外，例如专利文献3公开了一种SOI结构的半导体装置。该半导体装置具有从半导体装置的主表面延伸到掩埋绝缘层的绝缘区域和在绝缘区域上方的漏极布线。据称抑制了漏极布线的影响，因为可以使漏极布线(高电位)和半导体层的间隔很大。
日本专利申请公开号9-55498[专利文献2]日本专利申请公开号9-283716[专利文献3]日本专利公开号3201719上述参考文献公开了为防止在进行电平移动时在漏极布线和半导体器件表面之间的电位差过大的发明。然而，在上述参考文献中的半导体装置具有以下问题。
也就是说，关于专利文献1的半导体装置，在高耐压MOS是NMOS的情况下，形成的NMOS的N漏极层与高电位基准电路区域的N型层接触。所以，高耐压NMOS的N漏极层和高电位基准电路区域的N型层相互电连接。所以，需要一个系统来增大高耐压NMOS的N漏极层和高电位基准电路区域中的N型层之间的寄生电阻。为此，在专利文献1的半导体装置中，高耐压隔离区域向低电位基准电路区域弯曲，以在弯曲部分上形成高耐压NMOS。也就是说，通过使得高耐压NMOS的N漏极层和高电位基准电路区域中的N型层之间的距离很长，使寄生电阻大。然而，通弯曲高耐压隔离区域导致芯片面积的增大，从整体来看，这有碍于衬底的小型化。此外，因为不可能使得高耐压NMOS的N漏极层和高电位基准电路区域中的N型层完全绝缘，泄漏电流不可避免。因此，发生过量的功率消耗。
此外，在专利文献2的半导体装置中，高耐压NMOS的N漏极层和高电位基准电路区域中的N型层的定位旨在在这些N型层之间产生耗尽层。然而，在这两个N型层之间的距离过短的情况下，在高耐压NMOS的N漏极层和高电位基准电路区域中的N型层之间发生穿通击穿。也就是说，必须考虑耐压能力和穿通击穿之间的权衡关系来确定这两个N型层之间的距离。所以，根据所需的规格电压，这种权衡关系并不是总能得到满足，特定电压限制该权衡关系。
此外，关于专利文献3中公开的半导体装置，必须使在漏极布线下方形成的绝缘区域的厚度很厚。专利文献3描述了通过LOCOS方法(硅的局域氧化方法)形成绝缘区域。然而，采用LOCOS方法可行的氧化膜厚度约为1至2μm。因此，LOCOS方法不适用于高耐压型器件。此外，除了LOCOS方法，还构思了另外一种方法，即在半导体层处形成沟槽，且使氧化膜或多晶硅层嵌入沟槽内部。然而，采用这种方法，增厚绝缘区域不足以增强漏极布线和半导体层之间的耐压能力，且必须将绝缘层的宽度取为宽到一定程度。就此而论，在形成超过2μm的宽沟槽的情况下，很难用氧化膜或多晶硅膜填充沟槽，这缺乏可行性。此外，在专利文献3的半导体装置中，构成器件的半导体层被绝缘区域隔离。所以，在半导体区域和绝缘区域的边界部分处电位分布变得不均匀，且电场可能在边界处集中。
为解决上述常规半导体装置中具有的问题，进行了本发明。也就是说，本发明旨在提供一种半导体装置，其结合低电位基准电路和高电位基准电路，能够在低电位基准电路和高电位基准电路之间进行电平移动，且紧凑设计和耐压能力卓越。
发明内容
为解决上述问题，根据本发明的第一方面，提供了一种半导体装置，包括信号在其间传输的低电位基准电路区域和高电位基准电路区域，所述半导体装置包括高耐压隔离区域，设置在所述低和高电位基准电路区域之间；中继半导体器件，用于从所述低和高电位基准电路区域中的一个向它们中的另一个传输信号；以及绝缘分隔物，设置在所述低和高电位基准电路区域中的至少一个与所述中继半导体器件之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中所述中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
在发明的半导体装置中，所述高耐压隔离区域分隔低和高电位基准电路的区域。在所述高耐压隔离区域中，为在所述低和高电位基准电路之间进行电平移动，设置中继半导体器件。所述中继半导体器件的输出布线被布线到跨过所述绝缘分隔物的输出侧的电路区域。也就是说，在用于从低电位基准电路至高电位基准电路进行电平移动的中继半导体器件的情况下，在高电位基准电路的区域和所述中继半导体器件之间提供绝缘分隔物。并且，在用于从高电位基准电路至低电位基准电路进行电平移动的中继半导体器件的情况下，在低电位基准电路的区域和所述中继半导体器件之间提供绝缘分隔物。从而，所述中继半导体器件的输出布线没有跨过具有大电位差的半导体区域的表面。因此，所述半导体区域没有受到输出布线的电位的影响。此外，所述绝缘分隔物防止在所述中继半导体器件和所述输出侧的电路区域之间的穿通。并且，因为通过改变绝缘分隔物的尺寸可以调整耐压能力，即使所需的电压不同，也可以容易地改变设计。
此外，优选地，根据本发明的第一方面的半导体装置还包括设置在所述低和高电位基准电路区域下方的衬底区域，其中所述绝缘分隔物的底部延伸到所述衬底区域，以及所述绝缘分隔物包围所述中继半导体器件。可选地，还优选根据本发明的第一方面的半导体装置还包括衬底区域，设置在所述低和高电位基准电路区域下方；以及绝缘层，嵌入在所述低和高电位基准电路区域与所述衬底区域之间，所述绝缘层使得所述低和高电位基准电路区域与所述衬底区域电绝缘，其中所述绝缘分隔物的底部延伸到所述绝缘层，以及所述绝缘分隔物包围所述中继半导体器件。从而，所述中继半导体器件与所述低和高电位基准电路绝缘，防止泄漏电流的发生。所以，不再需要提供用于增大寄生电阻的弯曲部分，这实现了半导体装置整体的小型化。
此外，还优选根据本发明的第一方面的半导体装置还包括设置在所述低和高电位基准电路区域之间的绝缘分隔物组，所述绝缘分隔物组将所述低和高电位基准电路区域之间的空间分成多个区域。从而，在所述高耐压隔离区域中的主表面上的电位从所述低电位基准电路区域向所述高电位基准电路区域逐渐提高。因此，减轻了场集中的问题。
根据本发明的第二方面，提供了一种半导体装置，包括信号在其间传输的低电位基准电路区域和高电位基准电路区域，所述半导体装置包括用于在所述低和高电位基准电路区域之间传输信号的中继半导体器件，各中继半导体器件被在沟槽中用绝缘材料填充的绝缘分隔物包围，其中所述中继半导体器件设置为形成环形，所述环形隔离所述低和高电位基准电路区域，以及各中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。利用该发明的半导体装置，还可避免在所述中继半导体器件和所述输出侧的电路区域之间的穿通和泄漏电流。此外，所述低和高电位基准电路区域用所述中继半导体器件分隔，在所述半导体装置的任何部分处电位分布恒定。从而，减轻了场集中的问题。
此外，根据本发明的第三方面，提供了一种半导体装置，包括第一导电类型的半导体衬底；第二导电类型的第一区域，形成在所述半导体衬底上方，所述第一区域构成低电位基准电路区域；第二导电类型的第二区域，形成在除了所述第一区域以外的所述半导体衬底上方，所述第二区域构成高电位基准电路区域；第三区域，设置在所述第一和第二区域之间，形成为包围所述第一和第二区域之一的环形，所述第三区域构成高耐压接线端区域；第四区域，设置为与所述第三区域一起形成合并环结构，所述第四区域构成用于在所述第一和第二区域之间传输信号的中继半导体器件；以及绝缘分隔物，设置在所述第一和所述第二区域中的至少一个与所述第四区域之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中在所述第四区域中的中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
此外，根据本发明的第四方面，提供了一种半导体装置，包括第一或第二导电类型的半导体衬底；绝缘膜，形成在所述半导体衬底上；第二导电类型的第一区域，形成在所述绝缘膜上，所述第一区域构成低电位基准电路区域；第二导电类型的第二区域，形成在除了所述第一区域以外的所述绝缘膜上，所述第二区域构成高电位基准电路区域；第三区域，设置在所述第一和第二区域之间，形成为包围所述第一和第二区域之一的环形，所述第三区域构成高耐压接线端区域；第四区域，设置为与所述第三区域一起形成合并环结构，所述第四区域构成用于在所述第一和第二区域之间传输信号的中继半导体器件；以及绝缘分隔物，设置在所述第一和第二区域中的至少一个与所述第四区域之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中在所述第四区域中的中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。应注意，所述半导体衬底是与所述第一和第二区域相比具有较高密度的区域。
优选地，在根据本发明的第三或第四方面的半导体装置中，所述绝缘分隔物的底部延伸到所述半导体衬底或所述绝缘膜，以及所述绝缘分隔物从至少三个方向包围所述第四区域中的中继半导体器件的周边，或者所述第三区域构成高耐压由PN结维持的结隔离型结构。
在根据本发明的第三和第四方面的半导体装置中，也优选所述第三区域具有高耐压由多个绝缘分隔物维持的绝缘隔离型结构。此外，还优选被所述绝缘分隔物分隔的区域具有这样的电容器结构，其中所述绝缘分隔物作为介电膜工作，以及电位从所述第一区域侧向所述第二区域侧逐渐提高。
此外，根据本发明的第五方面，提供了一种半导体装置，包括第一导电类型的半导体衬底；第二导电类型的第一区域，形成在所述半导体衬底上方，所述第一区域构成低电位基准电路区域；第二导电类型的第二区域，形成在除了所述第一区域以外的所述半导体衬底上方，所述第二区域构成高电位基准电路区域；多个第四区域，设置在所述第一和第二区域之间，形成为包围所述第一和第二区域之一的环形，所述第四区域构成用于在所述第一和第二区域之间传输信号的中继半导体器件区域；以及绝缘分隔物，设置在所述第一和第二区域中的至少一个与所述第四区域之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中在第四区域中的中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
此外，根据本发明的第六方面，提供了一种半导体装置，包括第一或第二导电类型的半导体衬底；绝缘膜，形成在所述半导体衬底上；第二导电类型的第一区域，形成在所述绝缘膜上，所述第一区域构成低电位基准电路区域；第二导电类型的第二区域，形成在除了在其上的所述第一区域以外的所述绝缘膜上，所述第二区域构成高电位基准电路区域；多个第四区域，设置在所述第一和第二区域之间，形成为包围所述第一和第二区域之一的环形，所述第四区域构成用于在所述第一和第二区域之间传输信号的中继半导体器件区域；以及绝缘分隔物，设置在所述第一和第二区域中的至少一个与所述第四区域之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中在第四区域中的中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
图1是示出了根据第一示例性实施例的半导体装置的结构的平面图；图2是示出了根据图1的半导体装置的A-A截面结构的截面图；图3是示出了根据图1的半导体装置的B-B截面结构的截面图；图4是示出了根据图1的半导体装置的C-C截面结构的截面图；图5是示出了根据图1的半导体装置的D-D截面结构的截面图；图6是示出了根据第二示例性实施例的半导体装置的结构的平面图；图7是示出了根据图6的半导体装置的E-E截面结构的截面图；图8是示出了根据第三示例性实施例的半导体装置的结构的平面图；图9是示出了作为根据第三实施例的半导体装置的应用实例的无沟槽半导体装置的结构的平面图；图10是示出了根据第四示例性实施例的半导体装置的结构的平面图；图11是示出了根据图10的半导体装置的F-F截面结构的截面图；图12是示出了根据图10的半导体装置的G-G截面结构的截面图；图13是示出了根据图10的半导体装置的H-H截面结构的截面图；图14是示出了根据第五示例性实施例的半导体装置的结构的平面图；图15是示出了根据第六示例性实施例的半导体装置的结构的平面图；图16是示出了常规半导体装置的结构的平面图；以及图17示出了常规半导体装置的电路结构。
具体实施例方式
下面将参考附图具体说明本发明的示例性实施例。以下示例性实施例示出了本发明在例如安装于电动车辆上的功率MOS中的应用。
第一示例性实施例中的半导体装置100具有如图1的平面图所示的结构。与图16所示的常规半导体装置的元件相同的参考标号表示相同的功能。半导体装置100包括低电位基准电路区域1和高电位基准电路区域2，且高电位基准电路区域2被高耐压隔离区域3包围，该结构称为降低表面电场结构。通过该高耐压隔离区域3，低电位基准电路区域1和高电位基准电路区域2相互隔离。此外，在高耐压隔离区域3的外周形成沟槽4。沟槽4用绝缘材料，例如氧化硅填满。因此，高电位基准电路区域2与低电位基准电路区域1绝缘。部分高耐压隔离区域3被沟槽4分隔。在被分隔区域中提供高耐压NMOS 5和高耐压PMOS 6。该MOS旨在在低电位基准电路区域1和高电位基准电路区域2之间传输信号(移动电平)。更具体地说，为了从低电位基准电路区域1向高电位基准电路区域2移动电平，采用其漏极布线5d设置在高电位基准电路区域2上的高耐压NMOS 5。另一方面，为了从高电位基准电路区域2向低电位基准电路区域1移动电平，采用其漏极布线6d设置在低电位基准电路区域1上的高耐压PMOS 6。
图2是在图1所示的半导体装置100中A-A的截面图。也就是说，它是高耐压NMOS 5的截面图。高耐压NMOS 5形成在被沟槽4分隔的区域中，由在P-型衬底7上形成的N型外延层(低电位基准N型层81、高电位基准N型层82以及NMOS内漂移层85)形成。高耐压NMOS 5包括栅极多晶硅50g、栅极氧化膜50x、源极N+区50s、漏极N+区50d、体P-区50b以及体接触P+区50bc。它还包括以与体P-区50b相同的电位(通常为0V)偏置的降低表面电场P-区50r。而且，提供了NMOS内漂移层85、场氧化膜9、用于隔离的P+扩散区10等。如图1所示，在半导体装置100的表面上提供栅极布线5g(在图2中未示出)、源极布线5s以及漏极布线5d，且通过这些布线来移动电平。在这些布线5g、5s、5d和N型外延层之间形成层间绝缘膜11。在具有这种结构的高耐压NMOS 5中，通过对栅极多晶硅50g施加电压，在体P-区50b中产生沟道效应，从而控制源极N+区50s和漏极N+区50d之间的传导。
图3是图1中所示的半导体装置100中B-B的截面图。也就是说，它是高耐压PMOS 6的截面图。高耐压PMOS 6也形成在被沟槽4分隔的区域中，由在P-型衬底7上形成的N型外延层(低电位基准N型层81、高电位基准N型层82以及PMOS内N型层86)形成。高耐压PMOS 6包括栅极多晶硅60g、栅极氧化膜60x、源极P+区60s、漏极P+区60d以及次级接触N+区60sc。它还包括形成在与高耐压NMOS 5中的降低表面电场P-区50r相同的扩散层中的漂移P-区60dr。而且，与高耐压NMOS 5中相同，提供了场氧化膜9、用于隔离的P+扩散区10等。如图1所示，为了移动电平，提供了栅极布线6g(在图3中未示出)、源极布线6s以及漏极布线6d。在具有这种结构的高耐压PMOS 6中，通过对栅极多晶硅60g施加电压，在PMOS内N型层86中产生沟道效应，从而控制源极P+区60s和漏极P+区60d之间的传导。
图4是图1中所示的半导体装置100中C-C的截面图。也就是说，它是高耐压隔离区域3的截面图。与图2中的高耐压NMOS 5相比，除了不需要在高电位基准电路区域2侧的沟槽4和栅极多晶硅50g之外，高耐压隔离区域3与高耐压NMOS 5类似。高耐压隔离区域3中的P型扩散区30b、30bc分别与高耐压NMOS 5中的体P-区50b和体接触P+区50bc对应。N型扩散区30sc与高耐压PMOS 6中的次级接触N+区60sc对应。表面电位分布设计为与高耐压NMOS 5和高耐压PMOS 6中的几乎相同。
图5是图1中所示的半导体装置100中D-D截面的截面图。也就是说，它是与图2中的截面相垂直的高耐压NMOS 5的截面图。高耐压NMOS 5被沟槽4包围，且沟槽4的底部一直到达P-型衬底7。因此，NMOS内漂移层85与隔离区N型层83绝缘，与低电位基准N型层81和高电位基准N型层82也绝缘。
本实施例的半导体装置100的一个特征在于，高耐压NMOS 5和高耐压PMOS 6设置在被沟槽4分隔的高耐压隔离区域3的区域中。在半导体装置100中，高耐压NMOS 5的高电位漏极布线5d没有跨过低电位部分。而且，高耐压PMOS 6的低电位漏极布线6d没有跨过高电位部分。所以，没有耐压的问题。这与专利文献1等中的半导体装置相同，但是在半导体装置100中，通过沟槽4高耐压NMOS 5与高电位基准电路区域2完全隔离。因此，在漏极N+区50d和高电位基准N型层82之间不会发生泄漏电流或穿通击穿。所以，不需要如专利文献1中的半导体装置中的弯曲部分，且抑制了面积损耗。与专利文献2中的半导体装置不同，不需要考虑耐压和穿通击穿之间的权衡关系，且不需要限制工作电压。在本实施例的半导体装置100中，漏极布线5d和衬底之间的耐压由沟槽4的深度确定。漏极N+区50d和高电位基准N型层82之间的耐压由沟槽4的宽度确定。因此，通过沟槽4的尺寸可以实现所需的耐压。
与在专利文献2的半导体装置中的表面上暴露的P型狭缝区域的宽度相比，本实施例的半导体装置100中的沟槽4的宽度较小。因此，与专利文献2中的半导体装置相比，面积损耗较小。
更具体地说，对于专利文献2的装置，为了确保与穿通击穿对应的耐压，P型狭缝区域的宽度2L必须至少满足以下公式(1)。
2L>(2ϵVPT/qNP)---(1)]]>其中“∈”是硅的介电常数，“VPT”是相对于穿通击穿的耐压，“q”是电子的电荷，以及“NP”是P型衬底的浓度。例如，在穿通耐压VPT＝50V，且通常用于1000V级的高耐压半导体装置中的衬底浓度NP＝1.0×1014cm-3的情况下，根据方程(1)，2L26μm。
另一方面，在本实施例的半导体装置100中，当采用氧化硅膜作为沟槽4时，通常膜厚可选为3MV/cm或更薄。为获得50V的耐压，约170nm已足够。因此，与专利文献2中的半导体装置相比，面积损耗较小。
在本实施例的半导体装置100中，因为形成了沟槽4，所以与常规半导体装置相比，工艺的数目增加。然而，通过与在半导体装置100中设置的双极晶体管和/或CMOS的其它电路相隔离而施加沟槽4，可以显著节省芯片面积。因此，可以使得总成本显著降低。尤其是，在这种高耐压半导体器件中，CMOS等的其它电路被安装在形成于高电阻的P-型衬底7上的N型外延层上。因此，设计N型外延层的厚度，以确保这样的厚度，其不会引起CMOS的P型阱区和P-型衬底7之间或双极晶体管的P型基极区和P-型衬底7之间的穿通击穿。例如，为了安装35V系统的电路，通常需要N型外延层的厚度为25μm或更厚。当如在现有技术中通过热扩散形成用于隔离的P+扩散区时，随着在宽度方向的扩展，区域的宽度需要为15μm或更宽。所以，在通过P+扩散区隔离区域的方法中，与如本实施例中通过沟槽4隔离区域的方法相比，面积损耗较大。所以，沟槽4的采用并不总是引起总成本的增加。
第二示例性实施例中的半导体装置200具有如图6的平面图所示的结构。半导体装置200包括低电位基准电路区域1和高电位基准电路区域2，并且与第一示例性实施例中的半导体装置100中相同，高电位基准电路区域2被高耐压隔离区域3包围。此外，在部分高耐压隔离区域3中形成沟槽41、42，且高耐压隔离区域3被分隔成多个区域。在被分隔的区域中提供高耐压NMOS 5和高耐压PMOS 6。与第一示例性实施例中的半导体装置100的不同之处在于，沟槽41、42没有分别完全包围高耐压NMOS 5和高耐压PMOS 6。更具体地说，在源极布线侧没有形成沟槽。并且，在高耐压隔离区域3的外周没有形成沟槽。
图7是图6中所示的半导体装置200中E-E的截面图。它是高耐压NMOS 5的截面图。高耐压NMOS 5形成在设置于P-型衬底7上的N型外延层(低电位基准N型层81、高电位基准N型层82以及NMOS内漂移层85)中。与第一示例性实施例中的半导体装置100的不同之处在于，在源极布线5s侧不存在沟槽41。取而代之，低电位基准N型层81和NMOS内漂移层85被其底部到达P-型衬底7的用于隔离的P+扩散区12隔离。因此，设定P-型衬底7的电位。另一方面，NMOS内漂移层85以及高电位基准N型层82通过沟槽41被隔离。此外，通过在源极N+区50s的左侧或更左侧设置图6中沟槽41的左端，隔离高电位基准电路区域2和高耐压NMOS 5。因此，在高耐压NMOS 5和高电位基准电路区域2之间不会发生泄漏电流或穿通击穿。此外，与第一示例性实施例中的半导体装置100相比，总的沟槽体积较小。所以，制作沟槽的产量较高。
第三示例性实施例中的半导体装置300具有如图8的平面图所示的结构。半导体装置300包括低电位基准电路区域1和高电位基准电路区域2，且与第一示例性实施例中的半导体装置100相同，高电位基准电路区域2被高耐压隔离区域3包围。此外，在部分高耐压隔离区域3中提供高耐压NMOS 5。还提供了外壁沟槽43和内壁沟槽44。与第一示例性实施例中的半导体装置100不同，本实施例的半导体装置300不具有用于分隔高耐压隔离区域3的沟槽。因此，可有效防止由可能在沟槽附近产生的晶体缺陷等引起的耐压的降低。
仅仅为了防止由沟槽附近的晶体缺陷等引起的耐压的降低，可以通过无沟槽结构，例如图9所示的半导体装置310来实现。然而，在半导体装置310中，高耐压NMOS 5的漏极N+区和高电位基准N型层没有被隔离，它们被电连接。并且，如果在高耐压隔离区域3中提供多个高耐压NMOS5或高耐压PMOS 6，它们不能被隔离。为了解决该问题，在本实施例的半导体装置300中，提供了内壁沟槽44，以完全包围高电位基准电路区域2。结果，高耐压NMOS 5的漏极N+区和高电位基准N型层相互隔离。此外，沿着内壁沟槽44产生高耐压隔离区域3的寄生电阻。在本实施例的半导体装置300中，在位置13取N+区50d的电位，该N+区50d在高耐压隔离区域3中且在高电位基准电路区域2附近。在该位置13和高耐压NMOS5的N+区50d(漏极N+区)之间的寄生电阻是图8中寄生电阻路线38和寄生电阻路线39的复合电阻。所以，它们可以通过相互充分远离来进行设置，且可以增大电阻值，从而可以降低泄漏电流的影响。
第四示例性实施例中的半导体装置400具有如图10的平面图所示的结构。半导体装置400包括低电位基准电路区域1和高电位基准电路区域2，且高电位基准电路区域2被高耐压隔离区域3包围。通过该高耐压隔离区域3，低电位基准电路区域1和高电位基准电路区域2相互隔离。此外，在高耐压隔离区域3内，以与高耐压隔离区域3的形状一致的环形形成沟槽组40。沟槽组40中的各沟槽用绝缘材料填充，且具有电容器结构。高耐压隔离区域3具有被沟槽4分隔的部分，且在这些被分隔部分中，提供了用于电平移动的高耐压NMOS 5和高耐压PMOS 6。
图11是图10中所示的半导体装置400中F-F的截面图。本实施例的半导体装置400具有SOI结构，包括形成在P+型衬底7和外延层(低电位基准N型层81、高电位基准N型层82以及隔离区N型层83)之间的嵌入绝缘层75。也就是说，通过嵌入的绝缘层75，P+型衬底7和外延层之间绝缘。位于嵌入的绝缘层75下方的衬底可以是P型或N型。通过其底部到达嵌入绝缘层75的沟槽组40，隔离区N型层83被分隔成多个区域。在被沟槽组40分隔的区域中，与低电位基准电路区域1最近的区域包括P型扩散区30b、30bc，其分别对应于高耐压NMOS 5中的体P-区50b和体接触P+区50bc(见图12)。与高电位基准电路区域2最近的区域包括N型扩散区30d，其对应于高耐压NMOS 5中的漏极N+区50d。P型扩散区30b、30bc的电位与地相等，以及N型扩散区30d的电位与高电位基准电路区域2的电源相等。通过由沟槽组40产生的寄生电容耦合效应，主表面的电位从低电位基准电路区域1向高电位基准电路区域2逐步提高。寄生电容的耦合比率可以通过在设计阶段沟槽组40中的各沟槽的宽度进行调整。
图12是图10中所示的半导体装置400中G-G的截面图。它是高耐压NMOS 5的截面图。高耐压NMOS 5形成在被沟槽组40和沟槽4分隔的位置中，由在P+型衬底7上的N型外延层形成。高耐压NMOS 5包括栅极多晶硅50g、栅极氧化膜50x、源极N+区50s、漏极N+区50d、体P-区50b以及体接触P+区50bc。此外，在P+型衬底7上，提供用作漂移层的NMOS内漂移层85。在NMOS内漂移层85上方，形成降低表面电场P-区50r。当在源极和漏极之间施加高电压时，从隔离区N型层83和降低表面电场P-区50r的PN结形成耗尽层，从而实现较高的耐压。在此，主表面的电位在源极和漏极之间几乎线性地提高。
图13是图10中所示的半导体装置400中H-H的截面图。它是高耐压PMOS 6的截面图。高耐压PMOS 6也形成在被沟槽组40和沟槽4分隔的区域中，由在P+型衬底7上形成的N型外延层形成。高耐压PMOS 6包括栅极多晶硅60g、栅极氧化膜60x、源极N+区60s、漏极N+区60d以及次级接触N+区60sc。此外，在与高耐压NMOS 5的降低表面电场P-区50r相同的扩散层中形成漂移P-区60dr。当在源极和漏极之间施加高电压时，主表面的电位在源极和漏极之间几乎线性地提高。
本实施例的半导体装置400的一个特征在于，高耐压NMOS 5和高耐压PMOS 6设置在被沟槽4分隔的高耐压隔离区域3的区域中，以及环形的沟槽组40形成在高耐压隔离区域3中。结果，在高耐压隔离区域3、高耐压NMOS 5和高耐压PMOS 6中的任何位置，主表面的电位从低电位基准电路区域1向高电位基准电路区域2逐渐提高。也就是说，在本实施例的半导体装置400中，电场分布在高耐压隔离区域3中的任何位置均类似。而且，与第一示例性实施例中的半导体装置中相同，高耐压NMOS 5中的高电位漏极布线5d没有跨过低电位位置。而且，高耐压PMOS 6中的低电位漏极布线6d没有跨过高电位位置。所以，与常规的半导体装置相比，以简单的结构抑制了耐压的降低，也抑制了电场的集中。
第五示例性实施例中的半导体装置500具有如图14的平面图所示的结构。也就是说，半导体装置500包括低电位基准电路区域1和高电位基准电路区域2。高电位基准电路区域2被多个高耐压NMOS 5(或高耐压PMOS 6)包围。各高耐压NMOS 5被沟槽4包围。
本实施例的半导体装置500具有以下特征。也就是说，在低电位基准电路区域1和高电位基准电路区域2之间的隔离区域中，电位的分布均匀。在第四示例性实施例中的半导体装置400(见图10)中，在高耐压隔离区域3中的电位分布(见图11)和高耐压NMOS 5中的电位分布(见图12)都逐渐提高，但存在微小的差别。结果，存在可能发生耐压问题的情况。相比较而言，在本实施例的半导体装置500中，虽然包括不希望的高耐压NMOS 5，但是电位的分布在任何位置都近似均匀，且不存在耐压或电场集中的问题。另外，通过关断栅极，不希望的高耐压NMOS 5不会引起不便。
第六示例性实施例中的半导体装置600具有如图15的平面图所示的结构。也就是说，半导体装置600包括低电位基准电路区域1和高电位基准电路区域2。高电位基准电路区域2被沟槽4包围。沟槽4用绝缘材料填充。也就是说，低电位基准电路区域1和高电位基准电路区域2之间的区域用绝缘材料填充。在被沟槽4分隔的位置中，提供了用于电平移动的高耐压NMOS 5或高耐压PMOS 6。
在本实施例的半导体装置600中，沟槽4部分中的电位从低电位基准电路区域1向高电位基准电路区域2线性地提高。结果，与第五示例性实施例中相同，在任何位置处电位的分布近似均匀，且不存在耐压的问题。在除了与沟槽4的高耐压NMOS 5或高耐压PMOS 6邻近的位置以外的位置中，宽度可以变窄。因此，可以显著节省芯片面积。通常，在高耐压MOS附近需要约10μm/V，即耐压为1000V时，需要约100μm，但是在其它位置，仅需要约3×10-3μm/V，即耐压为1000V时，3μm就足够了。
如以上具体描述，在第一示例性实施例的半导体装置100中，在低电位基准电路区域1和高电位基准电路区域2之间提供高耐压隔离区域3。此外，在高耐压隔离区域3的外周，形成沟槽4以使其底部到达P-型衬底7，从而低电位基准电路区域1和高电位基准电路区域2相互间完全隔离。此外，高耐压隔离区域3被沟槽4分隔，且在被分隔位置提供高耐压NMOS5和高耐压PMOS 6。在半导体器件的表面上形成高耐压NMOS 5的漏极布线5d，以跨过沟槽4。结果，漏极布线5d没有跨过高耐压隔离区域3，因此它不受高电位的漏极布线5d(在高耐压PMOS 6中为低电位)的影响。除此之外，由于各高耐压MOS与低电位基准电路区域1以及高电位基准电路区域2之间完全绝缘，所以泄漏电流不会发生，以及不需要用于增大寄生电阻的弯曲部分。在半导体装置100中，因为耐压可以通过沟槽4的尺寸进行调整，所以如果所需电压不同，其在设计工艺中可以很容易地满足。也就是说，设计自由度很高。所以，在该结合了低电位基准电路和高电位基准电路的半导体装置中，可以在低电位基准电路和高电位基准电路之间移动电平，以及实现耐压优良的紧凑半导体装置。
在第二示例性实施例的半导体装置200中，在源极布线侧的壁中或高耐压隔离区域的外壁中没有沟槽形成。所以，产量提高，且形成了紧凑设计的半导体装置。在第三示例性实施例的半导体装置300中，没有用于分隔高耐压隔离区域3和高耐压NMOS 5的沟槽。因此，其防止了由在沟槽附近可能产生的晶体缺陷等引起的耐压降低。
在第四示例性实施例的半导体装置400中，在高耐压隔离区域3中形成了环形沟槽组40。因此，高耐压隔离区域3中的主表面的电位从低电位基准电路区域1向高电位基准电路区域2缓慢提高，以及减轻了电场集中的问题。在第五示例性实施例的半导体装置500中，高电位基准电路区域2被高耐压MOS包围。结果，在低电位基准电路区域1和高电位基准电路区域2之间的区域中，任何位置处的电位分布近似均匀，以及在隔离区域中不存在耐压问题。在第六示例性实施例的半导体装置600中，低电位基准电路区域1和高电位基准电路区域2之间的区域用绝缘材料填满。在本实施例中，在填充有绝缘材料的区域的任何位置，电位分布也近似均匀，以及在隔离区域中不存在耐压的问题。
上述实施例仅仅是实例，并非旨在在任何方面限制本发明的范围。所以，在不偏离其真实精神的范围内，可以对本发明进行各种形式的改变和修改。例如，半导体区域可以在P型和N型之间互换。半导体不局限于硅，也可以采用其它半导体(SiC、GaN、GaAs等)。
工业适用性本发明的半导体装置在高耐压隔离区域中具有中继半导体元件，以及将中继半导体元件的输出布线设置为跨过绝缘分隔物壁。因此，不受高电位的输出布线的影响。通过绝缘分隔物壁，中继半导体元件与其它电路区域绝缘。因此，不需要防止泄漏电流的措施，例如弯曲部分。所以，本发明提供了一种结合低电位基准电路和高电位基准电路的半导体装置，其中可以在低电位基准电路和高电位基准电路之间移动电平，并且实现了耐压优良的紧凑半导体装置。
权利要求
1.一种半导体装置，包括信号在其间传输的低电位基准电路区域和高电位基准电路区域，所述半导体装置包括高耐压隔离区域，设置在所述低和高电位基准电路区域之间；中继半导体器件，用于从所述低和高电位基准电路区域中的一个向它们中的另一个传输信号；以及绝缘分隔物，设置在所述低和高电位基准电路区域中的至少一个与所述中继半导体器件之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中所述中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
2.根据权利要求1的半导体装置，还包括设置在所述低和高电位基准电路区域下方的衬底区域，其中所述绝缘分隔物的底部延伸到所述衬底区域，以及所述绝缘分隔物包围所述中继半导体器件。
3.根据权利要求1或2的半导体装置，还包括设置在所述低和高电位基准电路区域之间的绝缘分隔物组，所述绝缘分隔物组将所述低和高电位基准电路区域之间的空间分成多个区域。
4.一种半导体装置，包括信号在其间传输的低电位基准电路区域和高电位基准电路区域，所述半导体装置包括用于在所述低和高电位基准电路区域之间传输信号的中继半导体器件，各中继半导体器件被在沟槽中用绝缘材料填充的绝缘分隔物包围，其中所述中继半导体器件设置为形成环形，所述环形隔离所述低和高电位基准电路区域，以及各中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
5.根据权利要求1或4的半导体装置，还包括衬底区域，设置在所述低和高电位基准电路区域下方；以及绝缘层，嵌入在所述低和高电位基准电路区域与所述衬底区域之间，所述绝缘层使得所述低和高电位基准电路区域与所述衬底区域电绝缘，其中所述绝缘分隔物的底部延伸到所述绝缘层，以及所述绝缘分隔物包围所述中继半导体器件。
6.一种半导体装置，包括第一导电类型的半导体衬底；第二导电类型的第一区域，形成在所述半导体衬底上方，所述第一区域构成低电位基准电路区域；第二导电类型的第二区域，形成在除了所述第一区域以外的所述半导体衬底上方，所述第二区域构成高电位基准电路区域；第三区域，设置在所述第一和第二区域之间，形成为包围所述第一和第二区域之一的环形，所述第三区域构成高耐压接线端区域；第四区域，设置为与所述第三区域一起形成合并环结构，所述第四区域构成用于在所述第一和第二区域之间传输信号的中继半导体器件；以及绝缘分隔物，设置在所述第一和第二区域中的至少一个与所述第四区域之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中在所述第四区域中的中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
7.一种半导体装置，包括第一或第二导电类型的半导体衬底；绝缘膜，形成在所述半导体衬底上；第二导电类型的第一区域，形成在所述绝缘膜上，所述第一区域构成低电位基准电路区域；第二导电类型的第二区域，形成在除了所述第一区域以外的所述绝缘膜上，所述第二区域构成高电位基准电路区域；第三区域，设置在所述第一和第二区域之间，形成为包围所述第一和第二区域之一的环形，所述第三区域构成高耐压接线端区域；第四区域，设置为与所述第三区域一起形成合并环结构，所述第四区域构成用于在所述第一和第二区域之间传输信号的中继半导体器件；以及绝缘分隔物，设置在所述第一和第二区域中的至少一个与所述第四区域之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中在所述第四区域中的中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
8.根据权利要求6或7的半导体装置，其中所述绝缘分隔物的底部延伸到所述半导体衬底或所述绝缘膜，以及所述绝缘分隔物从至少三个方向包围在所述第四区域中的中继半导体器件的周边。
9.根据权利要求6或7的半导体装置，其中所述第三区域构成高耐压由PN结维持的结隔离型结构。
10.根据权利要求6或7的半导体装置，其中所述第三区域具有高耐压由多个绝缘分隔物维持的绝缘隔离型结构。
11.根据权利要求10的半导体装置，其中被所述绝缘分隔物分隔的区域具有这样的电容器结构，其中所述绝缘分隔物作为介电膜工作，以及电位从所述第一区域侧向所述第二区域侧逐渐提高。
12.一种半导体装置，包括第一导电类型的半导体衬底；第二导电类型的第一区域，形成在所述半导体衬底上方，所述第一区域构成低电位基准电路区域；第二导电类型的第二区域，形成在除了所述第一区域以外的所述半导体衬底上方，所述第二区域构成高电位基准电路区域；多个第四区域，设置在所述第一和第二区域之间，形成为包围所述第一和第二区域之一的环形，所述第四区域构成用于在所述第一和第二区域之间传输信号的中继半导体器件区域；以及绝缘分隔物，设置在所述第一和第二区域中的至少一个与所述第四区域之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中在第四区域中的中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
13.一种半导体装置，包括第一或第二导电类型的半导体衬底；绝缘膜，形成在所述半导体衬底上；第二导电类型的第一区域，形成在所述绝缘膜上，所述第一区域构成低电位基准电路区域；第二导电类型的第二区域，形成在除了所述第一区域以外的所述绝缘膜上，所述第二区域构成高电位基准电路区域；多个第四区域，设置在所述第一和第二区域之间，形成为包围所述第一和第二区域之一的环形，所述第四区域构成用于在所述第一和第二区域之间传输信号的中继半导体器件区域；以及绝缘分隔物，设置在所述第一和第二区域中的至少一个与所述第四区域之间，所述绝缘分隔物在沟槽中用绝缘材料填充，其中在第四区域中的中继半导体器件的输出布线跨过所述绝缘分隔物被布线到所述低和高电位基准电路区域中的输出区域。
14.根据权利要求12或13的半导体装置，其中所述绝缘分隔物的底部延伸到所述半导体衬底或所述绝缘膜，以及所述绝缘分隔物从至少三个方向包围在第四区域中的中继半导体器件的周边。
全文摘要
一种半导体装置(100)，包括低电位基准电路区域(1)和高电位基准电路区域(2)，且所述高电位基准电路区域(2)被高耐压隔离区域(3)包围。通过在所述高耐压隔离区域(3)的外周中形成的沟槽(4)，所述低电位基准电路区域(1)和所述高电位基准电路区域(2)相互隔离。此外，所述沟槽(4)用绝缘材料填满，使得所述低电位基准电路区域(1)和所述高电位基准电路区域(2)之间绝缘。所述高耐压隔离区域(3)被所述沟槽(4)分隔，在所述被分隔位置中提供高耐压NMOS(5)或高耐压PMOS(6)。
文档编号H01L27/088GK1871705SQ200480030738
公开日2006年11月29日 申请日期2004年10月8日 优先权日2003年10月20日
发明者泷雅人, 户岛秀树 申请人:丰田自动车株式会社