专利名称：薄型化电子构装结构及其制作方法
技术领域：
本发明是关于一种电子构装方法与其所形成的电子构装结构，特别是关于一种薄型化电子构装方法及利用其方法所形成的薄型化电子构装结构。
背景技术：
随着电子制造技术的发展，电子产品的小型化以及轻薄化已经成为电子产业技术发展的主流之一；未来无论是系统业者、集成电路(IC)产业、主被动元件产业以及电子材料相关产业等，均以可携式、高功能高密度、与轻薄短小化的产品的制作技术为其发展重点。而由于电子产品所使用的IC芯片，必须要与构装结构的电路相互连接，才能够发挥其应具备的功能，因此，为了达到电子产品轻薄短小的要求，电子构装技术亦必须不断地推陈出新，以符合电子产品的需要，始能进一步发挥其电力传送、信号传送、散热以及保护电路等功能。
由此可见，电子元件构装技术的改良对于电子产业技术发展而言，显然也是相当重要的一环。一般而言，在现行的电子元件构装技术中，构装结构与IC芯片间的连线方法是可分为打线接合(Wire Bonding)、卷带式自动接合(Tape AutomatedBonding，TAB)、以及覆晶接合(Flip Chip，FC)等主要三种。
打线接合是最早开始发展的构装技术，此技术是将芯片先固定于导线架上，再以细金属线将芯片上的电路和导线架上的引脚相连接，其连接主要借由热压与超音波两种方式而达成。由于打线接合技术本身所具有的简易性及便捷性，且与其相配合的机具、设备以及相关技术等皆已经发展地十分成熟，因而此技术目前仍为广泛应用的构装技术之一。然而，随着集成电路技术的快速发展、电子元件产品持续地缩小化、以及消费者对电子元件产品性能的高度要求，这样的封装方式已经渐渐无法符合上述该芯片性能需求；因此，打线接合技术目前正受到挑战。
卷带式自动接合技术(TAB)是于1960年代首先由通用电子(GE)提出。在卷带式自动接合制程中，是将芯片与在高分子卷带上的金属电路相连接，该高分子卷带的材料是以聚酰亚胺(Polyimide)为主，而卷带上的金属层则以铜箔最为广泛使用，其是利用平面热压法，而将芯片的内引脚与连接凸块相互连接。卷带式自动接合具有厚度薄、接脚间距小、以及能够提供高输出/入接脚数等优点，十分适用于需要重量轻、体积小的IC产品上；然而这样的技术由于其结构密度、以及凸脚不易制作等限制，因而仍具有改良的空间。
覆晶接合技术则被预期为未来电子构装技术的主流；其是将芯片直接接合至基板上。该技术首先在具有晶粒的金属垫上生成焊料凸块(即锡球)，并于基板上生成与晶粒焊料凸块相对应、可供焊料润湿附着的接点；接着将芯片翻转并对准基板上的接点，以回焊(Reflow)的方式将所有接点与焊料凸块同时接合而形成一电子构装结构。由于以覆晶接合技术所形成的构装产品具有较短的电路连接长度、较佳的电性、较高输出/入接点密度，且能够符合IC尺寸缩小化的需求，进而增加单位晶圆产能，因此该技术深具发展潜力。然而，在这样的技术中，熔融凸块的表面张力必须能够支撑芯片的重量，并且必须对凸块塌陷的高度加以控制，始能形成良好的构装结构。
而就另一方面而言，目前的电子元件制造技术则逐渐以发展内埋式(Built-in)电容基板为技术主流，以简化在电子元件制作过程中许多繁复的膜层成长程序。在Matsushita的专利(U.S.No.6,489,685)中，Toshiyuki Asahi等人便揭示了一种元件内埋式的模组结构，如图1所示。
请参阅图1，其为该元件内埋式模组的一结构剖面图。该元件内埋式组件1包含了以环氧树脂(Epoxy)所构成的电绝缘层101、线迹(trace)102a与102b、芯片103、以及填有通道胶体的内通道104；其中该电子元件103是以覆晶接合的方式埋置于该电绝缘层101中，并借由导电胶所形成的凸块(Bump)105作为接点(joint)而嵌合于该组件中的任一线迹上。
Toshiyuki Asahi等人所揭示的元件内埋式组件结构使元件高度得以降低，亦即缩短了内通道的长度，提供了一个适合于高密度元件嵌合的组件，提升了电子元件的连接可靠度；在该组件结构中所使用的焊锡凸块虽然较符合现阶段的覆晶构装制程，然而凸块的存在将降低操作频率(Working Frequency)的极限，而影响该整体组件所呈现的整体性能。
综上所述，如何以一无凸块(Bumpless)方式制造一电子构装结构，使所形成的电子构装结构中没有凸块的存在，借以提升该电子构装结构的性能，实为目前国内外产业积极开发的目标。
发明内容
本发明的目的是提供一种具有优良性能的薄型化电子构装方法及利用其方法所形成的薄型化电子构装结构。本发明一方面提供了一种电子构装方法，其包含的步骤为(a)提供一第一基板；(b)形成一电子元件于该第一基板上；(c)提供一第二基板于该电子元件上，以覆盖该第一基板与该电子元件，而形成一三明治结构；(d)压合该三明治结构，以使该电子元件固定于其中；(e)形成复数通道(Vias)于该压合的三明治结构上，该通道是贯穿该三明治结构中的该第二基板而连接至该电子元件；(f)填充该通道；以及(g)形成布线图形(patterning)于该三明治结构上，以进而于该三明治结构上进行布线。
根据上述构想，其于步骤(c)中，是利用一增层(Built-in)制程而将该第二基板形成于该电子元件上。
根据上述构想，其于步骤(e)中，是利用一紫外线(UV)激光制程、二氧化碳(CO2)气体激光制程与一化学蚀刻制程其中之一而形成该通道。
根据上述构想，其于步骤(g)后，还包含下列步骤(h)对该三明治结构进行一绿漆(Solder Mask)覆盖处理。
根据上述构想，其于步骤(g)后，还包含步骤(h′)对该三明治结构进行一植球制程(Ball Mounting)。
根据上述构想，其于步骤(h)后，还包含步骤(i)切割所完成布线的该三明治结构，而形成所需要的一电子构装元件。
根据上述构想，其于步骤(g)后，还包含步骤(h″)切割所完成布线的该三明治结构，而形成所需要的一电子构装元件。
根据上述构想，其于步骤(f)中，是以一导电性材料填充该通道。
根据上述构想，其中该第一基板为一RCC(Resin Coated Copper-foil)基板、一ABF(Ajinomoto Build-up Film)基板与一可挠式基板其中之一。
根据上述构想，其中该第二基板的材质是与该第一基板相同。
根据上述构想，其中该第一基板上还具有至少一凹槽。
根据上述构想，其中该凹槽是预先形成于该第一基板上。
根据上述构想，其中该电子元件的位置是对应于该凹槽。
根据上述构想，其中该电子元件为一主动式电子元件与一被动式电子元件其中之一。
根据上述构想，其中该主动式电子元件为一芯片、一半导体、一晶体管与一集成电路其中之一。
根据上述构想，其中该被动式电子元件还包含一分离式被动元件与一内埋式被动元件其中之一。
根据上述构想，其中该分离式被动元件为一电容器、一电阻器与一电感其中之一。
根据上述构想，其中该内埋式被动元件为一电容材料、一电感材料与一电阻材料其中之一。
根据上述构想，其中是利用一钢板印刷(Stencil Printing)制程而将该电阻材料形成于该第一基板上。
本发明亦提供了一种电子构装结构，其包含一第一基板，其具有一第一上表面与第一下表面；一第二基板，其具有一第二上表面与一第二下表面；至少一电子元件，其位于该第一下表面与该第二上表面之间；复数通道(Vias)，其是贯穿该第二基板而连接至该电子元件；以及一布线层，其是至少位于该第一上表面与该第二下表面其中之一上；其中，是借由对该第一基板与该第二基板进行压合而将该电子元件固定于其中，借由该布线层的作用可进而对该电子构装结构进行图形化(Patterning)与布线(Wiring)。
根据上述构想，其中该第一基板为一RCC(Resin Coated Copper-foil)基板、一ABF(Ajinomoto Build-up Film)基板与一可挠式基板其中之一。
根据上述构想，其中该第二基板的材质是与该第一基板相同。
根据上述构想，其中该第一基板上还具有至少一凹槽。
根据上述构想，其中该凹槽是预先形成于该第一基板上。
根据上述构想，其中该电子元件的位置是对应于该凹槽。
根据上述构想，其中该电子元件为一主动式电子元件与一被动式电子元件其中之一。
根据上述构想，其中该主动式电子元件为一芯片、一半导体、一晶体管与一集成电路其中之一。
根据上述构想，其中该被动式电子元件还包含一分离式被动元件与一内埋式被动元件其中之一。
根据上述构想，其中该分离式被动元件为一电容器、一电阻器与一电感其中之一。
根据上述构想，其中该内埋式被动元件为一电容材料、一电感材料与一电阻材料其中之一。
根据上述构想，其中该电阻材料是利用一钢板印刷(Stencil Printing)而形成于该第一基板上。
根据上述构想，其中在该布线层上还包含复数锡球(Ball)。
本发明还提供了一种电子构装结构，其包含一第一基板与一第二基板；至少一第三基板，其是位于该第一基板与该第二基板之间；至少两电子元件，其是位于该第一基板与该第三基板、以及该第二基板与该第三基板之间，而形成至少一三明治结构；复数通道，其贯穿该第一基板与该第二基板而连接至位于该第一基板与该第二基板之间的该电子元件；以及一布线层，其位于该三明治结构的外表面；其中，是借由对该三明治结构进行压合而将该电子元件固定于其中。
本发明的方法是利用一有机基板制程，以两基板相对压合的方式，而于整体基板形成时即同时完成电子元件的布线与构装，简化了前述习知构装技术中的相关制程；此外，本发明的方法还为一种无凸块方式的制程，借以形成一无凸块的电子构装结构，相较于习知技术所形成者而言，由本发明的制作方法所形成的薄型化电子构装结构更具有优良的性能。
以下将结合附图对本发明的较佳实施例进行详细说明，以更清楚理解本发明的目的、特点和优点。
图1为利用习知技术所形成的一构装结构剖面图；
图2(a)至图2(h)为根据本发明方法一实施例的电子构装结构制作流程图；图3(a)与图3(b)为根据本发明方法另一实施例的电子结构中所适用的基板剖面图；图4(a)为利用本发明方法所形成的二维芯片堆叠构装结构剖面图；图4(b)为利用本发明方法所形成的三维芯片堆叠构装结构剖面图；图5为本发明的电子构装结构一实施例的剖面图；以及图6为本发明的电子构装结构另一实施例的剖面图。
具体实施例方式
请参阅图2(a)至2(h)，其说明了本发明的薄型化电子构装结构的制作过程。首先，提供一第一基板21，其为由一铜箔层211与涂布于其上的一树脂层212所构成的背胶铜箔基板(Resin Coated Copper Foil，RCC)，如图2(a)所示；其次，将一电子元件23形成于该第一基板21的该树脂层212上，其中该电子元件23为一芯片(Die)，且仅需以置放方式形成于该树脂层212上，而无需进行与该第一基板21间的接合(Bonding)程序，如图2(b)所示；接着，在该电子元件23上，覆盖一第二基板22，而形成一三明治结构20，并对该三明治结构20进行压合，以使该电子元件23内埋于其中，如图2(c)所示；其中该第二基板22同样为一由一铜箔层221与涂布于其上的一树脂层222所构成的背胶铜箔基板(Resin Coated Copper Foil，RCC)。
接着，形成复数通道24于该三明治结构20上，如图2(d)所示；一般而言，无论是紫外线(UV)激光、CO2气体激光、或是使用化学蚀刻方式，均可用以使该通道24形成；然相较于其他二者，利用UV激光能够形成更精细的间距(fine pitching)，因而在此例中在不伤害下方结构的前提下，以UV激光来形成该通道24为较佳选择。
在该通道24形成之后，将传导性材料填充入该通道24，而形成传导通道25，如图2(e)所示；接着对已形成有传导通道25的该三明治结构20中的铜箔层表面进行布线图形化(patterning)，而形成一布线层26，以利于进一步在该三明治结构上进行布线(wiring)并形成线迹(trace)，如图2(f)所示。
进行至此，以本发明方法所形成的电子构装结构已初步形成；而为维持所形成的该电子构装结构的线距(pitch)，在本发明的方法中，同样包含了一植球制程(ball mounting)，以将复数锡球27形成于该电子构装结构中已预先配置好的锡球位置上，如图2(g)所示；接着，依需要而以切割装置I对已完成构装的上述该电子构装结构进行切割程序(isolating/singulating)，以形成所需的单一元件28，如图2(h)所示。
当然，为保护上述电子构装结构所具有的内部结构、以及避免该电子构装结构在后续制程中受到制程条件(如高温)的影响，本发明的方法亦可配合一习知的绿漆(Solder Mask)覆盖处理程序，以提供本发明方法所形成的电子构装结构一完整的保护。
为了达成电子元件产品轻薄短小的要求，在本发明中所使用的芯片通常具有一小于50μm的厚度；由于该芯片相当轻小，且在本发明方法中是仅以置放的方式形成于背胶铜箔基板上，并未以其他习用方式(如打线接合、TAB、覆晶接合方式等)接合；为了避免该芯片受到周围环境扰动而移位，还可于背胶铜箔基板31的树脂层312上的欲放置芯片处预先形成复数凹槽3120，而后再将芯片33放置于凹槽3120中，如第三图(a)所示，如此即可避免如此轻小的芯片33在置放于基板上时受到环境扰动而移位。此外，若使形成于树脂层312上的凹槽3120具有较深的深度，可使该芯片33利用一高散热性胶材(图中未示)接着于该背胶铜箔基板31底侧的铜箔层311，或是如图3(b)所示，凹槽3120所具有的深度甚至足以使得该芯片33直接与背胶铜箔基板31底侧的铜箔层311接触，利用铜的良好散热性，可将芯片33运作时所产生的热量带出(如图3(b)中箭头方向所示)，以使电子元件产品能够具有更优良的散热效果。
此外，本发明的构装方式亦适用于多种基板材料；除了上述所提的背胶铜箔基板之外，可应用于本发明的基板种类尚有ABF(Ajinomoto Build-up Film)基板、以及含有如聚酰乙胺(Polymide，PI)、聚二甲基硅烷(Polydimethylsiloxane，PDMS)、液晶聚合物(Liquid Crystal Polymer，LCP)或聚对-酞酸乙二酯(Polyethylene Terephthalate)等有机材料的可挠性基板，以形成一软性电子元件，将更拓展其应用层面。
请参阅图4(a)与图4(b)；利用本发明的方法，可进一步形成一个二维芯片堆叠构装结构4A(如图4(a)所示)、或是一个三维芯片堆叠构装结构4B(如图4(b)所示)，以于一有限空间中有效整合不同的芯片；由于在本发明的方法中，仅需将具有不同功能的复数芯片43、44置放于两背胶铜箔基板41、42间，并进行多层压合，即可形成如图4(a)所示的二维芯片堆叠构装结构4A；若进而将多种不同芯片43、44、45置放于两背胶铜箔基板41、42间，并再设计另一基板41′于其一侧后压合，便可形成一个三维芯片堆叠构装结构4B、甚至是更多层、多样化功能的芯片堆叠结构(图中未示)。因此，借由本发明的方法所形成的芯片堆叠构装结构能够提供较习知技术所形成者更佳的构装结构尺寸与散热效果，且其制程亦较为简单易行。
请参阅图5，为根据本发明的电子构装结构实施例之一的剖面图；该电子构装结构5包含了位于两基板51、52之间的芯片53，经对该基板51、52压合后，该芯片53即固定于其中。填充有传导性材料的复数通道54是部分贯穿了该基板51、52而连接该芯片53与两基板51、52的布线层55、56，以供信号传递之用；在该布线层56上还具有复数锡球57以维持该通道54的线距(pitch)。
请参阅图6，为根据本发明的电子构装结构另一实施例的剖面图；与前一实施例(如图5所示)不同的是，除了芯片63的外，习用的其他电子元件如主动式电子元件与被动式电子元件等，亦可借由本发明而形成于该电子构装结构6中。举例而言，除了芯片63的外，常用的主动式元件还包含了半导体(Semiconductor)、晶体管(Transistor)与集成电路(IC)等；而被动式电子元件则包括如电容器、电阻器与电感等分离式(Discrete)被动元件，以及由电容材料、电感材料或是电阻材料所形成的内埋式(Build-in)被动元件等；例如可先利用一钢板印刷(Stencil Printing)制程而将一电阻材料63′印刷形成于该第一基板61上，并以本发明的方法而与芯片63同时内埋固定于该电子构装结构6中。
相较于目前业界中所重视的球栅阵列(BGA，Ball Grid Array)构装技术而言，在利用本发明的方法所形成的电子构装结构中，因不需形成穿孔(through hole)与核心层(core layer)，且其所需要的构装基板尺寸(PKG size)较小，因而本发明的电子构装结构可具有较小的体积；此外，更由于本发明方法是关于电子元件与两基板间的直接压合，因此所形成的电子构装结构具有较小的输入/输出距离长度，可呈现较佳的性能与应用性。
另一方面，相较于Toshiyuki Asahi等人所提供的内埋式元件组件而言，本发明的电子构装方法及其所形成的结构不需借由凸块(Bump)来将芯片连接于、并进而嵌于基板或布线层上，这样的方式除了有助于缩减电子构装结构整体体积外，更使得信号在传递时不会因为接触界面的转换而产生信号强度逸失的现象，因此能够提供更优越的性能。
综合上述说明，本发明提供了一种改良的电子构装结构及其制作方法，相较于习知者，本发明具有以下的特点不需形成核心层(core layer)与凸块(bump)，因而可缩减结构整体体积、较佳的性能与更广泛的实用性、以及更优良的散热效应等；且本发明的方法步骤简单易于施行，适合于目前常用的多种基板材料，具有产业上的可利用性。
权利要求
1.一种电子构装结构，包含一第一基板，其具有一第一上表面与第一下表面；一第二基板，其具有一第二上表面与一第二下表面；至少一电子元件，其位于该第一下表面与该第二上表面之间；复数通道，其贯穿该第二基板而连接至该电子元件；以及一布线层，其至少位于该第一上表面与该第二下表面其中之一上；其中是借由对该第一基板与该第二基板进行压合而将该电子元件固定于其中，借由该布线层的作用可进而对该电子构装结构进行图形化与布线。
2.如权利要求1所述的结构，其特征在于该第一基板是为一RCC基板、一ABF基板与一可挠式基板其中之一。
3.如权利要求1所述的结构，其特征在于该第二基板的材质是与该第一基板相同。
4.如权利要求1所述的结构，其特征在于该第一基板上还具有至少一凹槽；该凹槽是预先形成于该第一基板上；及/或该电子元件的位置是对应于该凹槽。
5.如权利要求1所述的结构，其特征在于该电子元件为一主动式电子元件与一被动式电子元件其中之一；该主动式电子元件为一芯片、一半导体、一晶体管与一集成电路其中之一；该被动式电子元件还包含一分离式被动元件与一内埋式被动元件其中之一；该分离式被动元件为一电容器、一电阻器与一电感其中之一；该内埋式被动元件为一电容材料与结构、一电感材料与结构、一电阻材料与结构其中之一；及/或该电阻材料是利用一钢板印刷而形成于该第一基板上。
6.如权利要求1所述的结构，其特征在于，在该布线层上还包含复数锡球或插脚式接点。
7.一种电子构装结构，包含一第一基板与一第二基板；至少一第三基板，其位于该第一基板与该第二基板之间；至少两电子元件，其位于该第一基板与该第三基板、以及该第二基板与该第三基板之间，而形成至少一三明治结构；复数通道，其贯穿该第一基板与该第二基板而连接至位于该第一基板与该第二基板之间的该电子元件；以及一布线层，其位于该三明治结构的外表面；其中借由对该三明治结构进行压合而将该电子元件固定于其中。
8.一种电子构装方法，其包含的步骤为(a)提供一第一基板；(b)形成一电子元件于该第一基板上；(c)提供一第二基板于该电子元件上，以覆盖该第一基板与该电子元件，而形成一三明治结构；(d)压合该三明治结构，以使该电子元件固定于其中；(e)形成复数通道于该压合的三明治结构上，该通道是贯穿该三明治结构中的该第二基板而连接至该电子元件；(f)填充该通道；以及(g)形成布线图形于该三明治结构上，以进而于该三明治结构上进行布线。
9.如权利要求8所述的方法，其特征在于于步骤(c)中，是利用一增层制程而将该第二基板形成于该电子元件上；及/或于步骤(e)中，是利用一紫外线激光制程、二氧化碳气体激光制程或曝光显影制程与一化学蚀刻制程其中之一而形成该通道。
10.如权利要求8所述的方法，其特征在于于步骤(g)后，还包含下列步骤(h)对该三明治结构进行一绿漆覆盖处理。
11.如权利要求8所述的方法，其特征在于于步骤(g)后，还包含下列步骤(h′)对该三明治结构进行一植球制程或插脚式接点；及/或于步骤(h)或步骤(h′)后，还包含下列步骤(i)切割该三明治结构，而形成所需要的一电子构装元件。
12.如权利要求8所述的方法，其特征在于于步骤(g)后，还包含下列步骤(h″)切割该三明治结构，而形成所需要的一电子构装元件；及/或于步骤(f)中，是以一导电性材料填充该通道。
全文摘要
本发明提供一种电子构装方法及利用该方法所形成的构装结构；本发明的电子构装方法包含的步骤为提供一第一基板；形成一电子元件于该第一基板上；提供一第二基板于该电子元件上，以覆盖该第一基板与该电子元件，而形成一三明治结构；压合该三明治结构，以使该电子元件固定于其中；形成复数通道于该压合的三明治结构上，该通道是贯穿该三明治结构中的该第二基板而连接至该电子元件；填充该通道；以及形成布线图形于该三明治结构上。
文档编号H01L23/12GK1805135SQ20051000419
公开日2006年7月19日 申请日期2005年1月11日 优先权日2005年1月11日
发明者吴恩柏, 陈守龙 申请人:财团法人工业技术研究院