专利名称：半导体装置的制作方法
技术领域：
本发明涉及半导体装置，特别是涉及实现肖特基势垒二极管正向电压VF的降低且反向电流IR的降低并确保规定耐压的半导体装置。
背景技术：
利用硅半导体衬底和金属层形成的肖特基结通过其势垒具有整流作用，故通常作为肖特基势垒二极管是优良的元件。
图4表示现有肖特基势垒二极管。
如图4(A)，在n+型半导体衬底31上层积n-型半导体层32，设置与其表面形成肖特基结的肖特基金属层36。该金属层是例如Ti。另外，覆盖金属层整个面设置作为阳极电极37的Al层。为确保耐压而在半导体衬底外周设置扩散了p+型杂质的护圈34，其一部分与肖特基金属层36接触。在衬底31背面设置阴极电极38。
为使功函数不同的金属和半导体衬底接触时费米基准一致，而改变两者的能带图，在两者之间产生肖特基势垒。该势垒的高度，即功函数差(以下在本明细书中将该功函数差称为Bn)构成决定肖特基势垒二极管的特性的主要原因。另外，该Bn是金属固有的值。
当在肖特基势垒二极管的n型硅侧施加负电压，在金属层侧施加正电压时，电流流动，此时的电压是正向电压VF。相反，当与其反向，即在n型硅侧施加正电压，在金属层侧施加负电压时，无电流流动。此时的电压以后被称为反向电压。肖特基势垒二极管的肖特基金属层可考虑模拟性p型区域。
在考虑某肖特基势垒二极管的情况下，当Bn大时，肖特基势垒二极管的正向电压VF升高，相反，施加反向电压时的漏泄电流IR降低。即正向电压VF和漏泄电流IR为对调关系(例如参照专利文献1)。
在此，如图4(B)所示，还有在n-型半导体层32上设置多个p+型区域33的结构。这种结构有利用pn结在反向施加电压时使耗尽层50扩展，夹断耗尽层50的结构。通过耗尽层50夹断即使在肖特基结区域产生漏泄电流，也可以抑制电流向阴极侧的泄漏(例如参照专利文献2)。
专利文献1特开平6-224410号公报(第2页、第2图)专利文献2特开2000-261004号公报(第2-4页、第1、3图)如前所述，在图4(A)的肖特基势垒二极管中，如Bn高，则形成正向电压VF增高，漏泄电流IR降低的对调关系。另外，在Bn相同时，通过肖特基结面积变动正向VF及漏泄电流IR的值。
因此，可考虑通过降低n-型半导体层32的比电阻ρ降低电流经路的电阻值，并降低正向电压VF。但是，在图4(B)的结构中，构成在n-型半导体层32上充分扩散耗尽层50的设计，以确保规定的耐压。
例如，在耐压为40v左右时，n-型半导体层32必需1Ω·cm左右的比电阻，在600V左右的装置时，n-型半导体层32必需30Ω·cm左右的比电阻。P+型区域33的深度虽根据耐压而不同，但任何情况下均为1μm左右。
降低n-型半导体层32的比电阻ρ，决定耐压的p+型区域33下方的n-型半导体层32的比电阻也降低。因此，耗尽层50的延伸不充分，不能确保规定的耐压。
另外，在图4(B)的结构中，p+型区域33的深度例如为1μm，相对n-型半导体层32的深度足够浅。另外，为确保规定的耐压，n-型半导体层32的杂质浓度低，当通过设置p+型区域33使电流经路变窄时，正向电压VF不能进一步降低。
这样，在肖特基势垒二极管中，适当选择肖特基结面积、肖特基金属层、半导体层的比电阻等，以接近所希望的特性。但是，得到规定的正向电压VF特性及漏泄电流IR特性，且确保规定的耐压是非常难以控制的，实际上要多少牺牲某一方来进行设计。
发明内容
本发明是鉴于所述问题点而开发的，本发明的第一方面提供一种半导体装置，其包括一导电型半导体衬底；在该半导体衬底上设置的一导电型半导体层；被设置在所述半导体层上，且达到所述半导体衬底的深度而设置的多个逆导电型半导体区域；与所述半导体层形成肖特基结的金属层，其中，在所述金属层和所述半导体衬底间施加反向电压时，在所述半导体层上产生的电场强度在所述半导体层的深度方向大致均匀。
另外，所述逆导电型半导体区域深度为3μm～60μm程度。
所述半导体层的比电阻为0.2Ω·cm～10Ω·cm程度。
相互邻接的所述逆导电型半导体区域以在向所述金属层和所述半导体衬底间施加反向电压时、所述逆导电型半导体区域间的半导体层被耗尽层埋尽的间隔分开设置。
所述半导体层在向所述金属层和所述半导体衬底间施加反向电压时，大致全部的区域形成耗尽化。
相互邻接的所述逆导电型半导体区域的杂质浓度为在向所述金属层和所述半导体衬底间施加反向电压时、所述逆导电型半导体区域及所述半导体层被耗尽层埋尽的杂质浓度。
另外，所述逆导电型半导体区域的杂质浓度为5×1014cm-3左右。
根据本发明，即使在提高n-型半导体层的杂质浓度，降低正向电压VF时，也可以确保规定的耐压。
即，通过以规定的间隔在n-型半导体层上设置多个到达n+型半导体衬底的柱状p型半导体区域，在施加反向电压时，耗尽层从p型半导体区域向衬底的水平方向扩展。另外，由于耗尽层也向p型半导体区域内部扩展，故n-型半导体层形成整体大致耗尽化的区域。另外，由于p型半导体区域达到n+型半导体衬底，故耗尽层沿p型半导体层的深度方向(垂直衬底方向)大致均一地扩展而进行夹断，可确保在n-型半导体层的深度方向上电场强度均匀。而且，由于在该状态下直至损坏(ブレィクダゥン)，故可提高耐压。
即，只要沿衬底水平方向扩展的耗尽层以夹断的距离配置，则可确保规定的耐压。即，通过将p型半导体区域的分开距离接近至耗尽层夹断的程度，只要耗尽层夹断，则n-型半导体层的杂质浓度可升高至充分的浓度。因此，可降低n-型半导体层的电阻值，降低正向电压VF。另外，在肖特基结区域产生的漏泄电流IR不能通过耗尽层漏向阴极电极侧，实际上可降低漏泄电流IR。
另外，耐压仅控制n-型半导体层的厚度即可，故其控制变容易。
图1(A)是本发明半导体装置的平面图，(B)是剖面图；
图2(A)、(B)是本发明半导体装置的概念图；图3(A)、(B)是本发明半导体装置的特性图；图4(A)、(B)是现有半导体装置的剖面图。
符号说明1 n+型半导体衬底2 n-型半导体层3 p型半导体区域5 绝缘膜6 肖特基金属层7 阳极电极8 阴极电极10 衬底30 肖特基势垒二极管31 n+型半导体衬底32 n-型半导体层33 p+型区域34 护圈36 肖特基金属层37 阳极电极38 阴极电极50 耗尽层具体实施方式
参照图1～图3详细说明本发明的实施例。
图1表示本发明的肖特基势垒二极管。图1(A)是平面图，图1(B)是图1(A)的A-A线剖面图。另外，图1(A)中省略了衬底表面的肖特基金属层及阳极电极。
本发明的肖特基势垒二极管由一导电型半导体衬底1、一导电型半导体层2、逆导电型半导体区域3、肖特基金属层6构成。
衬底10是在n+型半导体衬底1上通过外延生长法等层积了n-型半导体层2的衬底。
逆导电型半导体区域3是在n-型半导体层2上设置的p型半导体区域。例如，在n-型半导体层2上设置沟道，并埋设含有p型杂质的多晶硅，通过热处理等在沟道周围扩散p型杂质等，形成p型半导体区域3。P型半导体区域3设置为贯通n-型半导体层2，达到n+型半导体衬底1的深度。P型半导体区域3的杂质浓度为5×1014cm-3左右。
在此，p型半导体区域3必须被以分别均等的间隔距离配置，以在施加反向电压时扩散耗尽层，将n-型半导体层2埋尽。即，其平面形状最好为图1(A)所示的正六边形状。
另外，即使在一个位置存在耗尽层扩散不充分的地方时，电流也会由此向阴极电极8侧泄漏。即，必须确保全部p型半导体区域3间施加反向电压时通过耗尽层的扩散埋尽的距离。而且，只要可确保该距离，则p型半导体区域3的平面形状不限于正六边形状。
具体地说，如为例如40V左右的耐压装置，则p+型半导体区域3的深度为5μm左右，p型半导体区域3的开口宽度(对角线宽度)为例如0.5μm，各自分离0.5μm左右，在n-型半导体层2上设为柱状。此时，n-型半导体层2的比电阻为0.2Ω·cm～0.5Ω·cm程度。
另外，如为600V左右的耐压装置，则p+型半导体区域3的深度为50μm，p型半导体区域3的开口宽度(对角线宽度)为例如1μm，各自分离1μm～5μm程度，在n-型半导体层2上设为柱状。另外，n-型半导体层2的比电阻为5Ω·cm～10Ω·cm程度。
这样，根据本实施例，将p型半导体区域3设为达到n+型半导体衬底1的深度。而且，将向衬底10水平方向扩散的耗尽层在衬底10的深度方向均匀地夹断。即，在损坏时，电场强度在衬底深度方向均匀，故可提高耐压。即，n-型半导体层2的杂质浓度可提高至来自相邻的p型半导体区域3的耗尽层可夹断的程度，故可降低n-型半导体层2的电阻值。
在衬底10的表面，p型半导体区域3和n-型半导体层2露出，露出的n-型半导体层2形成肖特基结区域。
肖特基金属层6是例如Mo等。设置在将绝缘膜5开口而露出的n-型半导体层2及全部p型半导体区域3上，并与n-型半导体层2形成肖特基结。在该肖特基金属层6上设置作为阳极电极7的例如Al层等，在n+型半导体衬底1背面设置阴极电极8。
图2表示本实施例的施加正向电压时(图2(A))和施加反向电压时(图2(B))的p型半导体区域3附近的放大图。
在图2(A)的施加正向电压时，n-型半导体层2形成电流经路。在本实施例中，n-型半导体层2的比电阻可比图4(B)所示的现有结构的比电阻低。具体地说，如为例如600V左右的耐压，则可降低为现有结构(图4(B))的六分之一至三分之一左右的5Ω·cm～10Ω·cm，这一点之后详述。由此，施加正向电压时的电流以低电阻流动，可降低正向电压VF。
另一方面，如图2(B)，在施加反向电压时，如虚线所示耗尽层50扩散。在此，在本实施例中，如前所述，p型半导体区域3的杂质浓度为5×1014cm-3左右。因此，在施加反向电压时，耗尽层也在p型半导体区域3的内侧扩散，n-型半导体层2及p型半导体区域3的大致整体形成耗尽化区域。
耗尽层50从p型半导体区域3沿衬底10的水平方向扩散，该扩散的宽度(d)沿p型半导体区域的深度方向(垂直衬底10的方向)大致均匀。
一般地说，当比电阻ρ过低时，耗尽层50的扩散不充分，耐压劣化。另外，在损坏时的电场强度沿衬底的深度方向不均匀时，耐压也劣化。
但是，在本实施例中，p型半导体区域3到达n+型半导体衬底1。即，耗尽层50在衬底10的水平方向扩散而夹断，另外，在衬底10的深度方向均匀地夹断。即，在破坏时衬底10深度方向的电场强度均匀，故可提高耐压。
即，如耗尽层50以宽度d在水平方向扩散，则是充分的，n-型半导体层2可采用如此低的比电阻，如上所述可为5Ω·cm～10Ω·cm。换句话说，即使为了确保规定的耐压降低n-型半导体层2的比电阻ρ，也可以充分地夹断，可降低正向电压VF。
图3是现有肖特基势垒二极管和本实施例的肖特基势垒二极管的阳极电极-阴极电极间电场强度的概要图。另外，由于肖特基势垒二极管的肖特基金属层6、36可考虑模拟性p型区域，故图中作为p型区域显示。
图3(A)是现有结构(图4(B))的电场强度，图3(B)是本实施例的电场强度。
由实线表示现有结构的n-型半导体层32的比电阻为30Ω·cm、本实施例的n-型半导体层2的比电阻为5Ω·cm时各自的电场强度。而且，阴影线表示的电场强度的积分值为耐压。另外，x线是破坏的点。
如图3(A)，在图4(B)的结构中，在n+型半导体衬底31附近有余量，而在n-型半导体层32表面附近到达破坏的点。这样，即使是一点，当达到x线而进行破坏时，此时的阴影线表示的区域的积分值为耐压。
在图4(B)中，夹断耗尽层50，防止肖特基结区域产生的漏泄电流漏向阴极侧。另一方面，耐压通过在n-型半导体层32上充分扩散耗尽层50来确保。即，在p+型区域33下方也扩展耗尽层50，电场强度在衬底深度方向不均匀。因此，局部地到达x线，构成破坏的特性，耐压为阴影线表示的区域的积分值。
另一方面，在本实施例中，通过从p型半导体区域3向衬底10水平方向扩散的耗尽层50电场强度显示在n-型半导体层2内在垂直衬底方向大致均匀的值。因此，如图3(B)，在深度方向均匀地达到x线，进行破坏。即，阴影线所示的区域的积分值与图3(A)比较增加，故耐压相应提高。
因此，在本实施例中，即使n-型半导体层2的杂质浓度升高，实现低VF化，也可以确保规定的耐压。另外，在施加反向电压时，由于耗尽层沿垂直衬底的方向以均匀地宽度扩展而夹断，故可抑制漏向阴极电极侧的漏泄电流IR。
另外，耐压的控制仅控制n-型半导体层2的厚度即可，该控制变得容易。
权利要求
1.一种半导体装置，其特征在于，包括一导电型半导体衬底；在该半导体衬底上设置的一导电型半导体层；在所述半导体层设置多个，且直至所述半导体衬底的深度而设置的逆导电型半导体区域；与所述半导体层形成肖特基结的金属层，其中，在所述金属层和所述半导体衬底间施加反向电压时，在所述半导体层上产生的电场强度在所述半导体层的深度方向大致均匀。
2.如权利要求1所述的半导体装置，其特征在于，所述逆导电型半导体区域为3μm～60μm程度的深度。
3.如权利要求1所述的半导体装置，其特征在于，所述半导体层的比电阻为0.2Ω·cm～10Ω·cm左右。
4.权利要求1所述的半导体装置，其特征在于，相互邻接的所述逆导电型半导体区域以在向所述金属层和所述半导体衬底间施加反向电压时所述逆导电型半导体区域间的半导体层被耗尽层埋尽的间隔分开设置。
5.权利要求1所述的半导体装置，其特征在于，所述半导体层在向所述金属层和所述半导体衬底间施加反向电压时大致全部的区域耗尽化。
6.权利要求1所述的半导体装置，其特征在于，相互邻接的所述逆导电型半导体区域的杂质浓度为在向所述金属层和所述半导体衬底间施加反向电压时、所述逆导电型半导体区域及所述半导体层被耗尽层埋尽的杂质浓度。
7.权利要求6所述的半导体装置，其特征在于，所述逆导电型半导体区域的杂质浓度为5×1014cm-3左右。
全文摘要
一种半导体装置，目前，肖特基势垒二极管的VF、IR特性具有对调关系，要实现低VF化，就具有不能避免漏泄电流的增大这样的问题。本发明的半导体装置在n-型半导体层上设置到达n+型半导体衬底的柱状p型半导体区域。在施加反向电压时，从p型半导体区域向衬底水平方向扩展的耗尽层埋尽n-型半导体层。即，可抑制在肖特基结界面产生的漏泄电流漏向阴极侧。由于n-型半导体层可将杂质浓度提高至可利用从相邻的p型半导体区域扩展的耗尽层夹断的程度，故可实现低VF化，只要夹断，就可确保规定的耐压。
文档编号H01L31/06GK1661807SQ20051000610
公开日2005年8月31日 申请日期2005年1月28日 优先权日2004年2月24日
发明者冈田哲也, 斋藤洋明 申请人:三洋电机株式会社