专利名称：使用具电化学蚀刻停止的电化学蚀刻制造瓶沟电容器方法
技术领域：
本发明是关于半导体装置。更特别地，本发明是关于在内存装置中制造沟渠电容器的方法，以及关于在内存中沟渠电容器的结构。
背景技术：
半导体产业需要将个别装置，例如晶体管与电容器，微小化以增加半导体产品所需的电路密度。一共同半导体产品为动态随机存取内存(DRAM)，其可包含上亿个个别DRAM内存单元(胞元)，各可储存一数据位。一DRAM胞元包含一平面存取晶体管以及一储存电容器。所述存取晶体管转换电荷至储存电容器或是自储存电容器转换电荷，以读取或是存写数据。在所述电容器中所储存的电荷总量必须超过一阈值，其是以藉由一感应装置读取所述电容器所需的最小电荷总量为基础，以及将在所述频率上的电容器再充电(再更新)。由于所述电容器无法无限期地保留其电荷，所以在所保留的总电荷低于读取一内存胞元所需的值以下之前，需要周期性更新电容器以置换漏电流。
为了增加一芯片上的内存容量，亦即增加胞元数目，需要缩小各胞元所使用的芯片上的水平区域量，其需要缩小晶体管与/或电容器的大小。然而，当整个胞元尺寸缩小时由于电容直接与所述装置的平面区域成正比，所以在水平平面电容器中所保留的电荷量可能不足以确保适当的装置运作。解决此问题的技术之一是制造沟渠电容器，其横切面看起来具有一沟渠形状，且其是藉由垂直蚀刻至硅基质上而形成，典型是使用气体蚀刻。图1a式说明一理想的沟渠电容器1，其中绝缘体8为U型且接合在外部电容器电极(板)2的外部，且在一内部板7的内部。板2是由掺杂硅基质所形成的「底」板，且包含表面3、3’与4，其大小分别为d1、d2与w1。在一圆柱形的沟渠中，表面3与3’为同一圆柱壁的一部分。同样地，「顶」板7的垂直表面6、6’以及水平表面5，其大小分别约与底板表面3、3’与4相同。
根据其状况与尺寸，熟习此技艺之人士可知图1a的理想沟渠电容器近似图1b中所示的均等平面电容器，其包含板11、13以及绝缘器12，其宽度W等于d1、d2与w1的总和。在目前的技术中，沟渠典型的深度范围为4-8微米，水平大小低于0.5微米。参阅图1a与图1b以及假设相同的绝缘器厚度，宽度(w1)0.5微米与深度(d1)4微米的沟渠电容器，其电容约等于宽度8.5微米的平面电容器。亦即所述沟渠电容器等于一平面电容器，其宽度W等于沟渠电容器宽度与其两倍深度的总和。所以，所述沟渠电容器结构使得基质的每平面单元区域具有大电容，且同时使得所述装置胞元仅占据所述胞元区域的一小部分。
对于一给定的DRAM胞元大小，其水平沟渠开口的大小是固定的，可藉由增加沟渠深度，简单地增加沟渠电容器的电容。然而，熟知此技艺知人士亦已知用于形成沟渠的垂直时刻，典型地形成一端逐渐变细(锥形)的沟渠结构，其产生较小的表面区域，且因而所具有的电容小于由理想圆柱形所形成的沟渠。当蚀刻沟渠越深时，增加深度与宽度的比例，即形成锥形，其降低气体蚀刻物质由沟渠外部冲击沟渠底部的外部。因而，对于一给定的平面孔洞直径，由于所述沟渠壁往一点逐渐变细，所以对于可获得的沟渠深度是有限制的。
相关技艺教授形成较佳沟渠电容器几何形状的方法，例如「深沟渠瓶蚀刻(BE)制程」。图3是说明用所述BE制程所形成的沟渠外观。所述BE制程包含形成绝缘项圈25，其是再使用初始深沟渠蚀刻形成表面3、3’与4之后，如虚线所示，而形成于硅沟渠的顶部。而后进行一液相化学蚀刻，其移除在沟渠较低部项圈下方的硅，以及形成所述沟渠的最后瓶形。所述蚀刻倾向为等向，亦即以相同速率蚀刻所述沟渠的垂直与水平表面部分的硅。图3是说明最终的沟渠包含垂直表面26、26’以及水平表面27，皆分别大于其原始部分3、3’与4。此外，在沟渠顶部所形成的新表面28与28’，增加整个表面积。在此方式中，藉由增加所述沟渠的深度与宽度，则所制造的所述沟渠电容器的面积更大。
熟知此技艺之人士可知在上述方法中，使用湿式化学蚀刻形成瓶沟必须小心。此蚀刻的均匀性取决于许多变量，例如在液体蚀刻剂中主动蚀刻物质的浓度，其会随着时间变化，造成在较低沟渠中硅移除增加或减少。此外，所述沟渠暴露于液体蚀刻剂中的有效时间控制困难。用以形成瓶沟的有效时间，其基础在于提供蚀刻剂的浓度时的硅蚀刻速率。再所欲达到的蚀刻时间之后，将包含DRAM芯片的晶圆冲洗与干燥，以稀释且移除所述瓶沟中的蚀刻剂，以防止更进一步的硅蚀刻。然而，沟渠的极致小尺寸与瓶形可用以阻滞液体蚀刻剂移除，造成比所欲达到的有效蚀刻时间更长。此外，在某些区域，例如在沟渠的角落中，未完全或是阻滞移除液体蚀刻剂，所以在一沟渠中的蚀刻状况可能不均匀。基于是上述理由，沟渠大小的均匀性可能难以控制，且可造成相邻合并瓶沟的失败，如图4中所示。图4是说明在瓶蚀刻与冲洗之后，相同间隔瓶沟31、32、33与34的阵列。所述结构是说明小于形成上述理由的理想沟渠形状。沟渠33与34的内表面43与44分别保持不同，沟渠31与32的表面41与42合并，造成对应胞元中的储存错误。
在相关技艺中所述瓶蚀刻制程中的另一问题为非均匀性造成明显低于理想沟渠电容。为了降低在所述制程中沟渠合并的风险，以相邻沟渠的分隔距离为基础，可建立最大可忍受的沟渠宽度。而后，建立瓶蚀刻制程方法，使得瓶蚀刻制程具有变化。图5a-5c是说明三个不同的化学蚀刻条件，用以在初始垂直蚀刻之后，形成一瓶沟。图5a是说明在标称(nominal)化学蚀刻制程条件之后的沟渠组，其形成沟渠51的宽度d5。此结果是得自于完全根据所设计的蚀刻方法所进行的蚀刻时间、蚀刻剂浓度以及冲洗。图5b的沟渠是说明使用最小可忍受的化学蚀刻条件所形成的沟渠，其可代表有效的蚀刻时间偏向标称(nominal)时间之下的最大可忍受量。所得沟渠52具有宽度d6，其小于d5。图5b的相反是如图5c所示，其中所述沟渠已被蚀刻至最大的尺寸，其宽度为d7，其中有效的蚀刻时间与浓度超过所述标称(nominal)值最大可忍受的量。d7的值减去d6(V)代表由化学蚀刻制程所形成的沟渠尺寸变化，所述沟渠为微米大小。所述的标称(nominal)沟渠大小d5必须小于d7约V/2的值。因而，相较于最大尺寸的电容器，平均电容器具有明显较小的尺寸(伴随着较低的电容)。
在化学蚀刻制程中，相较于标称(nominal)，如图5b中所示的电容器结构，大变化的另一结果是产生许多沟渠具有明显较低的电容(或尺寸)。
综上所述，存在许多改善沟渠储存电容器的需要。
发明概述本发明是关于用于改善储存电容器的结构与方法。特别地，所揭露的制程克服目前对于生产沟渠电容器的限制。本发明的一实施例是包含一瓶沟电容器结构，其是由沟渠较低部分选择性移除一预先决定厚度均匀硅所形成。本发明的一目的是产生瓶沟电容器，因此将在制程中合并相邻沟渠的风险最小化。藉由使用具有内建电化学蚀刻步骤的选择性化学蚀刻，完成本发明的一实施例。形成所述沟渠结构中硅的双层区域，因而不须移除底层，而在电化学蚀刻之下移除表层。在此方式中，可限制自所述沟渠所移除的硅量，以及避免相邻沟渠合并的问题。
本发明的另一方面是关于产生均匀尺寸的沟渠，因此可将渠沟装置之间的电容变化微小化。熟知此技艺之人士可知除了改变介电层厚度之外，对于沟渠电容的主要影响是在于内部沟渠表面积，其是直接与沟渠尺寸成正比。在本发明的实施例中，主要是由以下所述的方式控制移除夕层的厚度，以决定最终的沟渠尺寸。相较于习知制程，本发明所形成的电容器钜有更均匀的尺寸。本发明的另一目的是对于一给定的DRAM胞元尺寸与沟渠隔离，制造具有最大电容的沟渠。熟知此技艺之人士可体认到本发明的实施例包含更均匀的制程，因而可增加平均的沟渠宽度，而不会增加因沟渠合并所形成的错误风险。
图1a与图1b分别是说明一理想电容器的横切面及其平面电容器。
图2是一横切面示意图，其是说明使用标准垂直蚀刻制程所完成的沟渠结构。
图3是根据习知技艺，说明在标准垂直蚀刻步骤之后，使用一湿式化学蚀刻所形成的瓶沟。
图4是说明由于湿式化学蚀刻制程变化，所形成的瓶沟不均匀与错误。
图5a至图5c是说明对于平均尺寸的瓶沟，湿式化学蚀刻制程非均匀性的影响。
图6a至图6d是根据本发明的一实施例，说明瓶沟形成。
图7是根据本发明的一实施例，说明电化学蚀刻处理步骤。
图8是根据本发明的另一实施例，说明一电化学蚀刻装置。
图9是说明n型硅的电流-电压钝化作用。
具体实施例方式
本发明的较佳实施例如下所述，并请参阅所附的图式。再详细描述本发明的一或多个实施例之前，熟知此技艺之人士可知本发明并不限于所描述的沟渠结构以及以下所述或是图式所示的配置步骤。可使用不同的方式实施本发明的实施例。同样地，可以理解的是本案所用的名词与名称是用以描述本发明，但并不因而以此为限。
本发明是关于用以提供大且均匀DRAM沟渠电容器的方法与结构。瓶沟电容器的制造方法是使用对于硅的非选择性湿式化学蚀刻，以将项圈区域以下的沟渠放大。若是蚀刻制程未适时结束，则此制程限定沟渠(如图4中所示的「沟渠合并」)之间完成硅移除的风险。根据本发明的一实施例，使用一选择性蚀刻制程，以形成瓶沟，其实质上排除在相关技艺中所见的蚀刻变化性。实施例的描述如图6至图10所示。
在图6a中，在使用习知技术形成标准深沟渠之后，制造一绝缘项圈60，因此其排在所述沟渠的顶部。在一实施例中，藉由沉积一光阻材料形成所述项圈排在所述沟渠底部，而后生成一氧化物接近于所述沟渠顶部的内表面。在一些实施例中，此项圈可包含一氮化物或是相关的材料，其可抗后续的瓶蚀刻。在氧化物项圈形成之后，将沟渠较低区域中的抗蚀物以化学剥离，而留下未触碰到的氧化物项圈。在沟渠的较低部分，硅未受到保护，而形成表面61。邻近沟渠的相邻垂直壁间隔为li。在绝缘项圈形成之后，导入n型掺质至较低沟渠中的硅，形成区域62，如图6b所示。在一实施例中，其是由熟知此技艺知人士以气相掺杂方法所完成。藉由沟渠的底部与掺杂硅层边缘63的底部之间的距离(请参阅图6b)，定义N型掺杂的深度tn。由所有的沟渠表面均等延伸此深度，且较佳是够大，因而所述n掺杂硅区域是完全延伸于相邻沟渠之间，如图6b中所示。再一较佳实施例中，所述的掺杂程度约为1-5E18/立方公分。
而后，如图6c中所示，导入p型掺质至所述沟渠区域，延伸至一深度tp，小于n型区域的深度。P型掺质的的浓度超过上述的n型掺质浓度，形成自所述沟渠表面延伸至一具有n型层边界65的不同p型硅层64，如图6c中所示。在p型层形成之后，所述双重掺杂的沟渠结构包含区域62与64，其在接口65上以活化的掺质形成p-n接合。虽然对于本发明并非是不可或缺的，但是熟知此技艺之人士可知p型层的水平宽度实质上等于如上所定义的垂直深度tp。图6c更说明在一实施例中，n型硅66的一区域保持在相邻沟渠中p型层的垂直部分之间。所以，再本发明的一实施例中，典型tp是小于Li的一半，Li是相邻沟渠垂直边缘之间的距离。在一较佳实施例中，p型掺杂的程度在1E19/立方公分的范围内或更高，使得该层成为「p+」硅区域。亦值得一提的是相较于沟渠尺寸，所述气相掺杂制程可生成具有高度均匀厚度的层。亦即当整体沟渠宽度范围在100-1000纳米之间时，可预期的tp变化仅为数纳米。
而后，使用一偏压电压，提供电化学蚀刻至所述沟渠，其中在一较佳实施例中，所述蚀刻溶液所包含的水溶液是包含水(H2O)与氢氧化物(NH4OH或KOH)。此形成完全移除层64，而留下相当完整的区域62，形成一暴露的n型硅表面67，如图6d所示。图6d所示瓶沟的三维形状，其部分是由颈部区域的形状所决定，其又是由掩模形状所决定，以形成初始的垂直沟渠。本发明的实施例包含由瓶形结构所形成的沟渠，由上往下看其颈部区域为椭圆形、圆形、方形或是矩形。
图7是根据本发明的一实施例，说明制程流程图。在形成如图6c所示的双重掺杂沟渠结构与图7中所示的步骤70处理之后，将包含所述沟渠装置的硅晶圆放置于含有氢氧化物/水蚀刻溶液的电化学蚀刻装置中，如步骤71。在一较佳实施例中，将其放置于所述装置中的承载部，其提供电性接触于所述硅晶圆的背侧，如图8所示。钳制部82承载一晶圆80，而形成电性接触至背侧的晶圆表面81。一电传导器84是连接至一计算器电极86。而后使用约+1.2伏特的偏压于所述晶圆背侧81与所述蚀刻装置中的的计算器电极83之间。进行蚀刻步骤71直到所述沟渠中的所述p+硅层完全被移除。所述晶圆保留在所述装置中且提供偏压作为后续的「过度蚀刻」步骤72。进行所述过度蚀刻步骤以确保在所有沟渠中移除所述p+层，因此所使用的过度蚀刻时间较佳为说明制程温度、蚀刻浓度与相关参数的变化。在一较佳实施例中，p型∶n型硅(p∶n蚀刻选择性)的蚀刻速率比例可高达200∶1，取决于氢氧化物的实际浓度与溶液温度。对达此实施例的目的，给定的标称蚀刻条件为p∶n蚀刻选择性为100∶1且在100秒中p型移除速率为50纳米层，可进行步骤71达100秒以移除50纳米的p+区域。而后可另外进行过度蚀刻步骤72以移除任何剩余的p+达50秒蚀刻时间，且无蚀刻入n硅区域中的实质危险。在标称(nominal)条件下，其中在100秒内实际移除50纳米的p型层，所述50秒过度蚀刻的步骤72可移除仅0.25纳米的n型硅区域，约一层的硅原子。
图9是说明用于本发明中，贡献于促进p∶n蚀刻选择性的机制。所示图式是说明大于一潜在的硅钝化(＞-0.8伏特)。此特性可用于n型与p型硅。然而，由于所述沟渠结构包含一逆偏压n/p接合，所以无电流流经所述接合。所以，在所述n/p接合处而非在接触蚀刻溶液的p层表面，发生电位降。所以，留下在开放电路电位处的未偏压的p表面，以及将所述p型硅进行后续氢氧化物蚀刻。当暴露n型硅时，电流上升且造成表面的立即钝化，抑制更进一步的蚀刻。
在电化学蚀刻移除p型层之后，使用熟习此技艺知人士所熟知的习用步骤，包含硅掺杂，以形成图7中步骤73所示的电容器包埋板，而后形成电容器介电质沉积74以及沟其顶部电极75。
本发明的另一优点为由于所述电化学蚀刻步骤的高选择性，所以图6b中所示的n型层62是作为一蚀刻停止，其中一旦接触到n硅层，则蚀刻速率接近于零。所以，所述的湿式蚀刻制程不再需要精准控制以决定所移除的硅量。由于n+硅的蚀刻速率低，所以可以在大范围中，改变蚀刻浓度、时间与温度，而不大幅改变所移除的硅量。所以，在本发明的一较佳实施例中，在化学蚀刻过程中所移除的硅量，不再由湿式化学蚀刻制程中的变量所决定。再者，由于当遇到n型层62时，蚀刻制程实质上终止，所以简单藉由层64的深度决定所移除的总硅量。因而，只要tp够小蚀刻停止层66保持在相邻沟渠之间，则可实质上排除沟渠合并的机会。
如上所述，本发明的另一优点在于对于一给定的DRAM胞元尺寸，可制造更大的瓶沟。请参阅图5a至图5c，须注意的是在本发明中，由于所述制程的设计是移除所有的p+层，而不移除大量的n-硅，所以所移除沟渠硅的量的变化V，主要并非取决于蚀刻制程的变化。所以，仅由tp的变化而改变V，其仅为数纳米。此提供设计标称(nominal)沟渠宽度够大于习用制程的可能性，其中无蚀刻停止存在，形成更大的V。本发明的另一优点在于由于V很小，所以将不同DRAM胞元之间沟渠电容器的电容变化微小化。
本发明的另一优点在于可将制程规模化，所以可成功地使用在后续技术中更小的DRAM胞元。亦即当整体沟渠空间降低以完成更大的装置密度与表现时，可简单地降低电化学蚀刻制程中所移除的硅量。这是由于后者仅取决于所牺牲的p型层的厚度，其是由精准掺杂方法所决定。
用于制造具有增强的均匀性以及在制造过程对抗结构错误的深沟渠电容器的结构与方法实施例，已如上所述。在上述的描述中，为了说明，提供许多特定的说明，以使得本发明得以被了解。然而，熟习此技艺知人士可知本发明的实施并不限于上述的特定实施例。再者，熟习此技艺之人士可知所呈现与执行的方法特定顺序，且预期所述顺序可改变，且仍落于本发明的精神与范围之中。
在前述详细说明中，根据本发明的实施例，本发明结构与方法如特定实施例中所描述。因此，本发明的说明书与图是仅用于说明但并非限制本发明。本发明的范围如权利要求及其均等物所定义。
权利要求
1.一种用于制造一储存电容器的方法，其包含经由一蚀刻程序，形成一初始深沟渠结构；形成一牺牲掺杂硅层，其自所述深沟渠的内部表面延伸至一硅基质，其中在所述牺牲掺杂硅层与所述硅基质间建立一边界；自所述沟渠的内部表面选择性移除所述牺牲掺杂硅层；制造一包埋的板电极；制造一电容器介电质；以及制造一顶部电极。
2.如权利要求1的方法，其中所述牺牲掺杂硅层包含p掺杂硅。
3.如权利要求2的方法，其中所述选择性移除所述牺牲掺杂硅层更包含使用氢氧化物水溶液的化学蚀刻。
4.如权利要求2的方法，其中所述p-掺杂硅层是由气相掺杂所形成。
5.如权利要求2的方法，其中所述选择性移除所述牺牲掺杂硅层更包含形成一n-型区域，其自所述内部p-型硅接口进一步延伸至所述硅基质；以及选择性蚀刻所述p-型层，因而在所述选择性蚀刻所述p-型层的过程中，所述n-型区域实质上保持未被蚀刻。
6.如权利要求5的方法，其中所述选择性蚀刻所述p-型层包含将所述p-型层暴露至一氢氧化物水溶液；在一计算器电极与包含所述p-型层的晶圆背侧间施加一约1.2伏特的正偏压；以及保持所述正偏压一段时间，以便完全移除所述p-型层。
7.如权利要求5的方法，其中所述p-型层是由气相掺杂所形成。
8.如权利要求6的方法，其中所述p-型层是由气相掺杂所形成。
9.如权利要求1的方法，其中所述初始深沟渠结构的形成乃更包含形成一抗蚀刻项圈，其位于所述沟渠的顶部区域中的所述沟渠内部表面上。
10.一种动态随机存取内存(dynamic random access memory，DRAM)沟渠电容器阵列，其中以横切面视察时，各沟渠电容器具有实质上均匀形状的一瓶形沟渠横切面，以及其中瓶沟尺寸的均匀性在所述阵列中的电容器间乃实质上并无不同。
11.如权利要求10的阵列，其中形成所述阵列的步骤包含经由一蚀刻程序，在一硅基质中形成一初始深沟渠结构；形成一牺牲掺杂硅层，其自所述深沟渠的内部表面延伸至所述硅基质，进而形成一内部的p型硅/硅界面；自所述沟渠内部表面，选择性移除所述牺牲掺杂硅层；制造一包埋的板电极、一电容器介电质，以及一顶部电极。
12.如权利要求11的阵列，其中所述牺牲掺杂硅层包含p-掺杂硅。
13.如权利要求12的阵列，其中所述p-掺杂硅层是由气相掺杂所形成。
14.如权利要求11的阵列，其中所述选择性移除所述牺牲掺杂硅层包含形成一-n型区域，其自所述内部p-型硅接口延伸至所述硅基质；以及选择性蚀刻所述p-型层，因而在所述选择性蚀刻所述p-型层的过程中，所述n-型区域实质上保持未被蚀刻。
15.如权利要求14的阵列，其中藉由使用钾或铵的氢氧化物水溶液的化学蚀刻而形成所述选择性蚀刻所述p-型层乃更包含在所述化学蚀刻过程中，施加一偏压至所述p-型层的步骤。
16.一种用于制造硅中瓶形蚀刻结构的方法，其包含藉由一方向性硅蚀刻程序形成一初始窄蚀刻区域；在所述蚀刻区域的顶部中形成一抗蚀刻项圈；形成一牺牲掺杂硅层，其自所述蚀刻区域的内部表面更延伸至所述硅中，其中所述牺牲掺杂硅层是由所述硅的气相掺杂所制造；以及藉由在一化学溶液中蚀刻而选择性移除所述牺牲掺杂硅层。
17.如权利要求16的方法，其中所述选择性移除所述牺牲掺杂硅层更包含形成一n-型区域，其自所述内部p-型硅接口进一步延伸至所述硅基质中；以及选择性蚀刻所述p-型层，因而在所述选择性蚀刻所述p-型层的过程中，所述n-型区域实质上保持未被蚀刻。
18.如权利要求17的方法，其中所述选择性蚀刻所述p-型层包含将所述p-型层暴露至一氢氧化物水溶液；在一计算器电极与包含所述p-型层的晶圆背侧间施加一约1.2伏特的正偏压；以及保持所述正偏压一段时间以便完全移除所述p-型层。
全文摘要
本案揭露一种形成沟渠电容器，亦即DRAM装置的方法，其使用具有内建蚀刻停止的电化学蚀刻来制造瓶形电容器。所述方法包含在初始深沟渠形成之后，形成一牺牲硅层，其中所述牺牲层是以掺杂而形成，且在其移除后乃形成一瓶沟。在所述牺牲层下掺杂硅的一第二区域可对抗用来移除所述牺牲层的化学蚀刻，且因而使得瓶沟的形成程序受到自身限制。
文档编号H01L21/20GK1658383SQ20051000903
公开日2005年8月24日 申请日期2005年2月16日 优先权日2004年2月11日
发明者S·P·库德卡 申请人:因芬尼昂技术股份公司