专利名称：具有提高的击穿电压的半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件，尤其涉及一种具有在第一电压运行的主电路和需在比该第一电压更高的第二电压下运行的存储器的半导体器件。
背景技术：
半导体集成电路的工作电压正在从3V至2.5V降低到从3V至1.25V。闪存需要大约10V的高压。由于非挥发性，闪存用于各种逻辑集成电路中。例如，应用范围扩展到混装有闪存的逻辑集成电路，例如现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。用于控制需要高压的存储器如闪存的MOS晶体管需要非常高的电压。为了实现MOS晶体管的非常高的击穿电压，用于确定漏极区域和阱的杂质浓度分布的某个设计是非常重要的，结果导致大量增加工序数量。为了不增加工序数量，期望使用常用的MOS晶体管，并且该MOS晶体管在比漏极击穿电压更高的电压下工作。
已经提出在比漏极击穿电压更高的电压下工作的MOS晶体管的技术。例如，各自形成在独立的阱中的两个或者更多个MOS晶体管串联连接。由于每个MOS晶体管分别在独立的阱中形成，因此器件区域变得非常大。如果多个MOS晶体管在一个阱中形成并且串联连接，那么击穿电压往往变低。对此技术，例如参考日本专利待审公开No.2000-323584和HEI-11-133926。
发明内容
本发明的一个目的在于提供一种具有高击穿电压部分并且能够抑制芯片占有面积的增加的多电压半导体器件。
本发明的另一目的在于提供一种混装有需要高压的存储器的半导体器件，其能够简化存储器驱动电路的制造步骤并且抑制存储器驱动电路的占有面积的增加。
根据本发明的一个方案，提供有一种半导体器件，包括主电路，包括在第一电压运行的多个MOS晶体管；存储器，需在比所述第一电压更高的第二电压下运行；以及驱动电路，用于驱动所述存储器，该驱动电路包括一个阱、在该阱中形成的串联连接的两个或者更多个MOS晶体管、以及阱接触，该阱接触在MOS晶体管之间的阱中以及在该串联连接的两个外侧上形成，或者仅在MOS晶体管之间形成，或者在该串联连接的两个外侧(outersides)上形成，或者仅在该串联连接中的MOS晶体管的漏极的外侧面(outerside)上形成。
由于多个晶体管在一个阱中形成并且串联连接，晶体管的击穿电压就随着阱接触的布局而变化。通过正确地选择阱接触的布局，可以提高击穿电压。
图1A和图1B是显示单晶体管结构的实施例的平面图和显示该晶体管的特性的曲线图。
图2A、图2B和图2C是显示集成有闪存的半导体集成电路的平面图、横截面图和等效电路。
图3A至图3E是显示样品的结构的横截面图。
图4A至图4F是示出形成样品的工序的横截面图。
图5是显示通过模拟获得的样品的特性的曲线图。
图6A至图6C是显示第一实施例的横截面图和平面图。
图7是显示根据第一实施例的闪存电路的结构的横截面图。
图8A和图8B是显示第二实施例的横截面图和平面图。
图9A、图9B和图9C是显示第三实施例的横截面图和平面图。
图10A和图10B是显示第四实施例的横截面图和平面图。
具体实施例方式
图1A和图1B是显示常用单晶体管的结构的平面图和显示其特性的曲线图。
如图1A所示，p型阱Wp形成在硅衬底中，并且由浅槽隔离(STI)制成的元件隔离区域定义了主动区域ARn和p型区域WCp，在该主动区域ARn中形成n沟道MOS晶体管，在该p型区域WCp中形成阱接触(well contact)。栅极G横穿该主动区域而形成，并且栅极接触(gate contact)GC提供了与栅极G的接触。在栅极G的两侧上的区域中，n型杂质离子被掺入以形成n型源极区域Sn和n型漏极区域Dn。源极接触SC和漏极接触DC分别在源极区域和漏极区域中形成。阱接触WC形成在阱接触区域WCp中。图1B显示了该晶体管的特性，其中栅极长度设为1μm，并且在主动区域ARn和阱接触区域WCp之间的距离设为2μm。
在图1B中，横坐标代表以伏特为单位的源-漏电压Vds，并且纵坐标代表以安培为单位的漏极电流。曲线VG0表示在0V的栅极电压时的漏极电流，并且VG1至VG0分别表示在1V至10V的栅极电压时的漏极电流。
MOS晶体管的击穿电压具有两个击穿电压在晶体管关闭状态下的击穿电压(非运行击穿电压)和在晶体管打开状态下的击穿电压(运行击穿电压)。在0V的栅极电压下的漏极击穿电压是非运行击穿电压，并且在图1B所示的曲线图中其超过10V。在1V或者更高的栅极电压下的特性，尤其是在漏极电流突然上升时在VG2或者更高电压的特性是运行中的特性，并且在漏极电流突然上升处的电压是运行击穿电压。在图1B所示的特性中，在3V或者更高的栅极电压处，在大约8V的漏极电压处，漏极电流大大增加，并且运行击穿电压小于9V。在打开状态中的运行击穿电压在某些情形下变得低于在关闭状态中的非运行击穿电压。
对于运行击穿电压，在某些情形下会观察到显示负电阻的快速返回(snap-back)现象。当源-阱-漏的寄生双极晶体管接通时，出现该快速返回现象，这是因为由于在漏极和阱电压升附近的高电场而发生雪崩击穿。
图2A显示了混装有闪存的半导体逻辑集成电路的结构的实施例。在低压(LV例如1.25V)下运行的逻辑CMOS电路111设置在半导体芯片110的中心区域，并且设置在该逻辑CMOS的两侧的是分别在低压(LV例如1.25V)和中压(MV例如3V)下运行的输入/输出n沟道MOS晶体管(NMOS)电路112和输入/输出p沟道MOS晶体管(PMOS)电路113。闪存电路116设置在半导体芯片110的上、下区域中。用于控制闪存单元的NMOS电路117和PMOS电路118设置在闪存电路的内侧。NMOS电路117和PMOS电路118由高压(HV例如5V)晶体管组成。
需要在大约10V的高压下使闪存单元FMC运行。需要在相似的高压下使闪存单元控制电路和117和118运行。
图2B是显示用于控制图2A所示的半导体集成电路的闪存单元的高压晶体管和逻辑电路的低压晶体管的结构的横截面图。图2B从左侧显示闪存单元FMC、高压n沟道MOS晶体管HV-NMOS、高压p沟道MOS晶体管HV-PMOS、低压n沟道MOS晶体管LV-NMOS和低压p沟道MOS晶体管LV-PMOS。
LV-PMOS形成在第一n型阱Wn1中，并且LV-NMOS形成在第一p型阱Wp1中。HV-PMOS形成在第二n型阱Wn2中，并且HV-NMOS形成在第二p型阱Wp2中。第一和第二n型阱Wn1和Wn2具有相同的阱杂质浓度，并且第一和第二p型阱Wp1和Wp2具有相同的阱杂质浓度。闪存单元FMC形成在第三p型阱Wp3中。第二p型阱Wp2和第三p型阱Wp3形成在第三n型阱Wn3中。
假定在5V运行的高压晶体管的阱能够以与低压晶体管LV-NMOS和LV-PMOS的阱杂质浓度相同的阱杂质浓度形成。需要使假定在10V运行的晶体管的阱具有较低的杂质浓度。假定在3V运行的中压晶体管的阱能以与5V运行的晶体管的阱杂质浓度相同的阱杂质浓度形成。如果构成闪存控制电路117和118(用于控制闪存单元116)的晶体管能够由图2B所示的高压运行晶体管形成，那么工序数量能够减少。在此情形下，具有10V或者更高的运行击穿电压的结构是非常必要的。
图2C是用于控制闪存单元的控制电路的等效电路。
在闪存单元中擦除数据时，10V电压施加至闪存单元的阱中。10V电压从激励电路(pump circuit)应用到VPUMP端子。闪存单元控制电路由虚线表示，其由一个p沟道MOS晶体管PMOS和一个n沟道MOS晶体管NMOS构成。首先，p沟道MOS晶体管PMOS打开，从而10V电压施加至闪存单元的阱。在擦除操作之后，p沟道MOS晶体管PMOS关闭，并且n沟道MOS晶体管NMOS打开以将闪存的阱中的电荷排放至地电势。阱电势变为0V。
当p型MOS晶体管PMOS打开以启动擦除操作时，相对于PMOS的漏极，-10V电压被施加。因此，非常必要的是将PMOS的运行击穿电压设定至10V或者更高。具有图1B所示的特性的PMOS具有不足的运行击穿电压。
当在擦除操作之后NMOS被打开以排放闪存的阱中的电荷时，10V电压被施加至NMOS的漏极。因此，非常必要的是将NMOS的运行击穿电压设定至10V或者更高。图1B所示的特性显示了不足的运行击穿电压。
为了克服这个问题，使用两个串联连接的p型MOS晶体管PMOS1和PMOS2代替使用单个的p型MOS晶体管PMOS，使用两个串联连接的n型MOS晶体管NMOS1和NMOS2代替使用单个的n沟道MOS晶体管NMOS。当使用两个串联连接的晶体管时，会增加在芯片中的占有面积，大于使用一个晶体管的占有面积。为了抑制芯片中占有面积的增加，两个晶体管设置在同一阱中。
以各种方式改变沿阱中的中心沟道的横截面的ST1和阱接触的布局，并且通过二维模拟获得击穿电压。
图3A至3E是显示五种类型的样品S1至S5的横截面结构。
图3A显示第一样品S1的横截面结构。P型阱Wp形成在深n型阱DWn中。在该阱的两侧上，具有0.2μm宽度的阱接触区域WCp1和WCp2形成在具有0.3μm宽度的浅槽隔离STI1和STI2的外侧面。具有0.8μm宽度的阱接触区域WCp3形成在STI3和STI4之间具有1.6μm宽度的阱中心区域中。NMOS1形成在STI1和STI3之间，其具有n型源/漏区域和1.5μm的栅极长度，并且NMOS2形成在STI4和STI2之间，其具有n型源/漏区域和1.5μm的栅极长度。
连接两个NMOS的相邻电流端子以形成串联连接结构。NMOS1的剩余电流端子用作源极S，并且NMOS2的剩余电流端子用作漏极D。电极连接至源极S、漏极D和每个阱接触区域。在随后的描述中，除了阱之外，由相同符号表示的元件具有相同的尺寸。
图3B显示第二样品S2的横截面结构。该结构相应于样品S1的除去STI1和STI2以及阱接触区域WCp1和WCp2的结构。该阱的长度能被减小1μm。
图3C显示第三样品S3的横截面结构。该结构相应于第一样品的除去中心阱接触区域WCp3以及相对侧上的STI3和STI4的结构，以使NMOS1和NMOS2的相邻源/漏区域结合。该阱的长度能被减小4μm。
图3D显示第四样品S4的横截面结构。该结构相应于第三样品S3省去在左侧(在串联连接的源极侧)的阱接触区域WCp1的结构。阱接触区域仅存在于串联连接的漏极D侧。
图3E显示第五样品S5的横截面结构。该结构相应于第三样品S3省去在右侧(在串联连接的漏极侧)的阱接触区域WCp2的结构。阱接触区域仅存在于串联连接的源极S侧。
为了比较，形成样品S0，其具有在一个阱中形成的一个NMOS。在这个结构中，仅仅第一样品S1的中心阱接触区域WCp3的中心的左侧部分设置在阱中。
图4A至图4F是示意第一样品S1的工艺流程的横截面图。对于样品S2至S5，执行省去相应部分的工序。
如图4A所示，浅槽隔离STI形成在硅衬底中。通过以2MeV的加速能和1至3E13cm-2的剂量(E是指数符号，E13等于×1013，这种指数也用在下文中)注入n型杂质离子P+，来形成深n型阱DWn。通过以400至500keV的加速能和1至2E13cm-2的剂量、然后再以100keV的加速能和2至4E12cm-2的剂量注入p型杂质离子B+，来形成p型阱Wp。
如图4B所示，热氧化硅衬底，以形成具有17m厚度的栅极氧化膜。通过CVD，将在氧化膜上沉积180nm的厚度的多晶硅层，并且通过光刻和蚀刻，将该多晶硅层图案化成1.5μm的栅极长度以形成栅极G。
如图4C所示，通过使用光掩膜，以100至150keV的加速能和1至3E13cm-2的剂量，将n型杂质离子As+注入到晶体管区域中，以形成低杂质浓度的源/漏区域LDD。在阱接触区域中，以50至100keV的加速能和1至2E13cm-2的剂量，将p型杂质离子BF2+注入，以形成p型阱接触区域WCp。如果CMOS将被形成，那么能够通过与PMOS LDD离子注入相同的离子注入来进行用于p型阱接触区域的离子注入。
如图4D所示，具有大约130nm厚度的硅氧化层通过CVD沉积在硅衬底表面上，并且通过各向异性蚀刻的背面蚀刻(etch back)，在栅极侧壁上形成具有大约130nm厚度的侧壁间隔物SW。
如图4E所示，通过使用光掩膜，以15至20keV的加速能和1至2E15cm-2的剂量、然后再以10至15keV的加速能和5至8E15cm-2的剂量注入n型杂质离子P+，来形成高杂质浓度的源/漏区域S/D。在阱接触区域中，以5至8keV的加速能和2至5E13cm-2的剂量注入p型杂质离子B+，以形成p型接触区域WCp。如果CMOS将被形成，那么能够通过与PMOS S/D离子注入相同的离子注入来进行用于阱接触区域的离子注入。
如图4F所示，在阱接触区域WCp和源/漏区域的相反侧上形成电极，并且在衬底上形成层间绝缘薄膜IL。形成用于连接内侧源/漏区域的接线。就模拟而言，除去在比深n型阱DWn的杂质浓度峰值低的位置处的硅衬底，并且在其表面上形成电极。
作为根据模拟的供电电压，1.2V施加至深n型阱DWn，0V从阱接触区域施加至p型阱，0V施加至源极S，以及5V施加至栅极G，并且扫描(sweep)施加至漏极D的电压。
图5是显示模拟结果的曲线图。横坐标代表以伏特为单位施加至漏极D的扫描电压Vd，并且纵坐标代表以安培为单位的漏极电流Id。曲线s0至s5分别表示样品s0至s5的特性。单晶体管的特性s0具有不超过10V的最低击穿电压。仅在源极S外侧面具有阱接触的样品s5的特性，具有大约高于或者低于10V的下一个击穿电压。
第一样品S1的特性s1具有容易超过13V的最高击穿电压。虽然击穿电压越低，结构就会越简化，如在样品S2，S3和S4的情形，并且在芯片中的占有面积也越减小，击穿电压仍然高于样品s5的击穿电压。因此，如果在一个阱中形成两个或者更多MOS晶体管，优选使用样品s1至s4。其中，样品s1至s3流过11V或者更低的稳定的漏极电流。
图6A和图6B显示根据第一实施例使用第一样品S1的结构的半导体器件。图6A是横截面图并且图6B是平面图。通过执行图4A至图4F所示的工序在p型硅衬底的NMOS区域中形成的是元件隔离区域11；深n型阱12；p型阱13，栅极绝缘薄膜15；n型栅极16n；侧壁间隔物17；n型LDD区域18n；n型源/漏区域19n；p型阱接触区域20p；以及接线21。通过使用相同的工序在PMOS区域中形成的是元件隔离区域11；栅极绝缘薄膜15，侧壁间隔物17；以及接线21。在PMOS区域中，通过在离子注入工序中使用相反导电类型形成n型阱14；p型栅极16p；p型LDD区域18p；p型源/漏区域19p以及n型阱接触区域20n。如上所述，离子注入能被共同用于源-漏区域和阱接触区域。
如图6B所示，在p型阱13中，形成具有与样品S1相同结构的两个n型MOS晶体管NMOS1和NMOS2且串联连接，并且在n型阱14中，形成具有与样品S1相同结构的两个p型MOS晶体管PMOS1和PMOS2且串联连接。在每个串联连接的相对侧上的源/漏区域被称作源极S和漏极D。阱接触区域在两个晶体管之间(WCp3和WCn3)以及在源极与漏极的外侧面(WCp1、WCp2、WCn1和WCn2)形成。
当由于碰撞电离倍增原理阱的电势升高时，出现击穿，并且源-阱-漏的横向型寄生双极晶体管变得导电。通过在每个MOS晶体管的外侧面和MOS晶体管之间设置阱接触，由于横向型寄生双极晶体管变得导电，能够防止源极附近的阱的电势升高，并且能够增大击穿电压。
图6C显示一改型。沿电流方向的横截面结构与图6A的类似。在该结构中，通过设置在上、下区域中的阱接触区域，三个阱接触区域WCp1、WCp2和WCp3以及三个阱接触区域WCn1、WCn2和WCn3被耦合，以形成连续的阱接触区域。通过也在晶体管的侧面或者与晶体管并排设置阱接触区域，能稳定阱的电势，并且能够被进一步增大击穿电压。虽然不必用阱接触区域包围晶体管，但是通过用阱接触区域包围晶体管，期望提高可靠性。
图7显示使用图6A所示的结构的图2C中所示的闪存电路的结构。图6A所示的串联电路形成在图7的左区域，并且闪存单元FMC形成在右区域。在闪存区域中，形成深n型阱25，并且在该n型阱中，形成p型阱26。在p型阱26中，形成多个n沟道FMC和p型阱接触区域27。经由接线23施加串联连接的输出端。经由位线BL施加每个闪存单元FMC的输出端。
图8A和图8B显示根据第二实施例使用第二样品S2的结构的半导体器件。
如图8A所示，阱接触区域20p和20n仅在两个串联连接的晶体管之间形成。通过省去STI和源极S及漏极D外侧面的阱接触区域，能使如图8A所示的横向尺寸变小。
图8B显示一平面布局图。在p型阱13中，形成两个n沟道MOS晶体管NMOS1和NMOS2，并且在MOS晶体管之间形成p型阱接触区域WCp。通过接线连接内部源/漏区域，并且外部源/漏区域形成源极S和漏极D。在n型阱14中，形成两个p型MOS晶体管PMOS1和PMOS2，并且在MOS晶体管之间形成n型阱接触区域WCn。通过接线连接内部源/漏区域，并且外部源/漏区域形成源极S和漏极D。
在图7所示的电路中，由于左侧的串联连接电路被替换为本实施例的串联连接电路，因此能形成闪存电路。
图9A和图9B显示根据第三实施例使用第三样品S3的结构的半导体器件的结构。
如图9A所示，集成两个相邻晶体管的源/漏区域，以形成共用区域18f，并且仅在源极S和漏极D的外侧面形成阱接触区域20p和20n。通过省去STI和两个晶体管之间的阱接触区域，能使如图9A所示的横向尺寸变小。
图9B显示一平面布局图。在p型阱13中，两个n沟道MOS晶体管NMOS1和NMOS2合并相邻源/漏区域而被形成，并且在MOS晶体管的两个外侧上形成p型阱接触区域WCp1和WCp2。外部源/漏区域形成源极S和漏极D。在n型阱14中，两个p沟道MOS晶体管PMOS1和PMOS2合并相邻源/漏区域而被形成，并且n型阱接触区域WCn1和WCn2在MOS晶体管的两个外侧上形成。外部源/漏区域形成源极S和漏极D。
在图7所示的电路中，由于左侧的串联连接电路被替换为本实施例的串联连接电路，因此形成闪存电路。
图9C显示一改型。沿电流方向的横截面结构与图9A的类似。在该结构中，两个晶体管的两个阱接触区域WCp1和WCp2和两个晶体管的两个阱接触区域WCn1和WCn2通过设置在上、下区域中的阱接触区域连接，以形成连续的阱接触区域WCp和WCn。通过还在晶体管的侧面设置阱接触区域，能稳定阱的电势，并且能进一步提高击穿电压。虽然不必要求用阱接触区域包围晶体管，但是通过用阱接触区域包围晶体管，期望提高可靠性。
图10A和图10B显示根据第四实施例使用第四样品S4的结构的半导体器件的结构。
如图10A所示，晶体管具有与图9A所示的相同的结构。阱接触区域20p和20n仅在两个串联连接的晶体管的漏极外侧面形成。与图9A相比，由于省去STI和源极S的外侧面的阱接触区域，因此能使如图10A所示的横向尺寸变小。
图10B显示一平面布局图。在p型阱13中，两个n沟道MOS晶体管NMOS1和NMOS2合并内部源/漏区域而形成，并且外部源/漏区域形成源极S和漏极D。在漏极D的外侧面，形成p型阱接触区域WCp。在n型阱14中，两个p沟道MOS晶体管PMOS1和PMOS2合并内部源/漏区域而形成，并且外部源/漏区域形成源极S和漏极D。在漏极D的外侧面，形成n型阱接触区域WCn。
在图7所示的电路中，由于左侧的串联连接电路被替换为本实施例的串联连接电路，因此能形成闪存电路。
已结合优选实施例描述了本发明。本发明并不限于上述实施例。例如，在n型阱中的串联连接可以具有与p型阱中的串联连接不同的结构，例如，n型阱中的第一样品的结构和p型阱中的第二样品的结构。由分立式晶体管制成的串联连接可以用作n型和p型晶体管的其中一个。在第二和第四实施例中，可以采用与第一和第三实施例的改型类似的串联连接的侧面的阱接触区域。对于本领域技术人员很清楚可以做其它各种改型、改进、结合等。
权利要求
1.一种半导体器件，其特征在于包括主电路，包括在第一电压运行的多个MOS晶体管；存储器，需在比所述第一电压更高的第二电压运行；以及驱动电路，用于驱动所述存储器，所述驱动电路包括一个阱，在所述阱中形成的串联连接形式的两个或者更多个MOS晶体管，以及第一类型的阱接触；其中，该第一类型的阱接触在所述MOS晶体管之间的所述阱中以及沿该串联连接的互联方向在该串联连接的两个外侧上形成，或者仅在所述MOS晶体管之间形成，或者沿所述互联方向在该串联连接的两个外侧上形成，或者仅沿所述互联方向在该串联连接中的所述MOS晶体管的漏极外侧面上形成。
2.根据权利要求1所述的半导体器件，其中，所述驱动电路还包括第二类型的阱接触，其中，该第二类型的阱接触在与所述互联方向交叉的方向上，与每个所述MOS晶体管并排地形成在所述阱中。
3.根据权利要求2所述的半导体器件，其中，所述第一类型的阱接触在MOS晶体管之间以及沿所述互联方向在该串联连接的两个外侧上形成，并且所述第一和第二类型的阱接触围绕每个该MOS晶体管设置。
4.根据权利要求2所述的半导体器件，其中，所述第一类型的阱接触仅在所述阱中沿所述互联方向在该串联连接的两个外侧上形成。
5.根据权利要求4所述的半导体器件，其中，所述第一和第二类型的阱接触围绕该串联连接的MOS晶体管的外侧面设置。
6.根据权利要求1所述的半导体器件，其中，所述驱动电路还包括另一个阱，其中，该另一个阱具有与所述一个阱的导电类型相反的导电类型，和形成在其中的其它两个或者更多个MOS晶体管以及第三类型的阱接触，并且具有与所述两个或者更多个MOS晶体管的布局相同的布局，和所述第一类型的阱接触，以及分别相反的导电类型。
7.根据权利要求1所述的半导体器件，其中，所述存储器是闪存。
8.根据权利要求1所述的半导体器件，其中，所述第二电压是10V，用于编程和擦除。
9.根据权利要求1所述的半导体器件，其中，所述主电路是CMOS逻辑电路。
10.根据权利要求9所述的半导体器件，其中，所述主电路包括这种阱，该阱具有与所述一个阱的阱杂质浓度相同的阱杂质浓度。
全文摘要
本发明提供一种半导体器件包括主电路，包括在第一电压运行的多个MOS晶体管；存储器，需在比所述第一电压更高的第二电压下运行；以及驱动电路，用于驱动所述存储器，该驱动电路包括一个阱、在该阱中形成的串联连接的两个或者更多MOS个晶体管、以及阱接触，其中，该阱接触在该阱中的MOS晶体管之间以及该串联连接的两个外侧上形成，或者仅在MOS晶体管之间形成，或者该串联连接的两个外侧上形成，或者仅在该串联连接的MOS晶体管的漏极的外侧面上形成。集成有需要高压的存储器的该半导体器件能够简化用于存储器驱动电路的制造工序，并且抑制存储器驱动电路的芯片占有面积的增加。
文档编号H01L27/00GK1767191SQ200510059029
公开日2006年5月3日 申请日期2005年3月24日 优先权日2004年10月29日
发明者渡边武人 申请人:富士通株式会社