专利名称：半导体装置及半导体制造装置的制作方法
技术领域：
本发明涉及一种半导体装置及半导体制造装置，特别涉及一种具备通过CVD法(Chemical Vapor Deposition化学汽相沉积法)形成的含有硼及磷等杂质的绝缘膜的半导体装置及该半导体装置的制造装置，其中，上述绝缘膜构成在半导体衬底上形成的晶体管、电阻及电容等元件与在其上方形成的金属布线之间的间隔。
背景技术：
在微处理器及存储器等半导体装置中，随着集成度的提高，各元件的尺寸越来越小，其结果，使各元件之间的间隔也变得越来越窄。一般，在半导体装置中，在形成在半导体衬底上的晶体管等存在的区域、与在其上方形成的布线层之间，形成有绝缘膜层。特别将在晶体管与布线层之间的区域形成的膜称为PMD(Pre Metal Dielectric)膜，PMD膜为一般含有硼或者磷等杂质的绝缘膜。该PMD膜，作为对形成在半导体衬底上的元件之间进行掩埋的膜发挥作用。
随着元件的细微化发展，必须通过PMD膜掩埋的元件之间间隔的细微化也在发展，这成为在元件之间发生掩埋不良的原因。为了使形成在半导体衬底上的活性化区域(例如，源极/漏极区域)与布线之间电接触，必须要在PMD膜形成通孔，但是如果发生元件之间掩埋不良的话，则产生例如通孔没有到达半导体衬底，蚀刻在中途结束的蚀刻停止现象等，对形成通孔时的蚀刻产生不良影响。
以消除元件之间掩埋不良为目的，至今为止提出了各种通过提高PMD膜的流动性，来使向元件之间掩埋PMD膜的掩埋特性变好的半导体装置的制造方法(例如，参照专利文献1)。例如，提出了通过使在PMD膜中含有的硼或者磷等杂质在膜中的含有量增加，来使PMD膜的流动性提高的方法。并且，作为PMD膜的成膜条件，例如，提出了通过采用大于或等于5.32×104pa(400Torr)的压力条件、或者高于或等于500℃的晶片温度条件，来使PMD膜的流动性提高的方法。并且，提出了在将PMD膜成膜后的热处理工序中，通过用高于或等于850℃的温度进行热处理，来使PMD膜的流动性提高的方法。虽然通过分别单独实施这些以往的各半导体装置的制造方法，也会使向元件之间进行掩埋的掩埋特性较好，但是通过并用各半导体装置的制造方法，会使向元件之间进行掩埋的掩埋特性变得更好。
专利文献1日本特开2000-150637号公报不过，虽然通过采用上述以往的半导体装置的制造方法之后，提高了向元件之间进行掩埋的掩埋特性，有可能继续使用至今为止使用的半导体制造装置，但是由于半导体装置的制造工序上的制约，有时不能采用这些以往的各种方法。例如，成膜温度的高温化、或者热处理工序中的高温化，给晶体管的活性化区域中的杂质浓度造成影响，带来半导体装置的特性恶化。并且，由于使在PMD膜中含有的杂质在膜中的含有浓度增加，会导致杂质沉淀的问题，因此不能使含有浓度增加太多。
并且，虽然对半导体装置的特性没有影响，但是由于在上述高压条件下的PMD膜的成膜，与成膜率是折衷(trade-off)的关系，因此导致生产量的降低。所以，生产能力低下，导致CoO(经营成本)的上升。
并且，在元件与元件之间的间隔为小于或等于100nm的130nm之后的技术节点(Technology Node)时，即使采用上述以往的各半导体装置的制造方法，也不能继续使用至今为止使用的半导体制造装置。
如上所述，即使在采用将含有硼或者磷等杂质的PMD膜成膜的以往任一半导体装置的制造方法时，都能够改善(变好)向元件之间进行掩埋的掩埋特性，但是另一方面，会产生晶体管特性等电气特性的恶化、或者半导体制造装置的生产能力的低下等不良影响。因此，在以往的半导体装置的制造方法及以往的半导体制造装置中，存在没有充分发挥晶体管特性或者半导体制造装置的生产能力等性能的问题。
发明内容
如上所鉴，本发明的目的在于提供一种具备向形成在半导体衬底上的元件之间进行掩埋时的掩埋特性良好的层间绝缘膜的半导体装置、以及将向形成在半导体衬底上的元件之间进行掩埋时拥有良好的掩埋特性的层间绝缘膜形成出来的半导体制造装置。
为了达到上述目的，本案发明者们进行了各种各样的研究。虽然，众所周知，一般，当使用含有硼或者磷等杂质的绝缘膜作为PMD膜时，向元件之间掩埋PMD膜的掩埋特性，与PMD膜中的杂质浓度、PMD膜成膜时的晶片温度、或者PMD膜成膜时的压力有关，通过使PMD膜中的杂质浓度为高浓度、使PMD膜成膜时的晶片温度为高温、或者使PMD膜成膜时的压力为高压，能够改善向元件之间掩埋PMD膜的掩埋特性，但是本案发明者们获得了以下的认识。也就是说，得知通过让用以形成PMD膜的材料气体、和半导体衬底表面的反应性降低，来提高成膜时的PMD膜的流动性。具体地说，得知通过让材料气体和半导体衬底表面的反应性降低，也就是说，通过大量地产生未反应的材料气体，使PMD膜中含有大量未反应的材料气体，由于不会有成膜中的膜流动性被破坏的现象，因此实现了向元件之间掩埋PMD膜时的良好的掩埋特性。并且，在PMD膜成膜后，为了更进一步地改善掩埋特性，在由氮、氧或者它们的混合气体构成的大气环境中进行热处理，本案发明者们得知，在本热处理中，通过让PMD膜中存在未反应的材料气体，也能够实现向元件之间掩埋PMD膜时的良好的掩埋特性。
本发明基于上述认识，具体地说，本发明所涉及的半导体装置，为包括在半导体衬底上形成的多个元件、和在半导体衬底上形成的用以掩埋多个元件之间的层间绝缘膜的半导体装置，其特征在于层间绝缘膜中的杂质浓度，在膜的厚度方向不均匀。
根据本发明所涉及的半导体装置，由于层间绝缘膜中的杂质浓度，在膜的厚度方向不均匀，也就是说，由于具有浓度坡度，因此意味着在成膜时产生未反应的材料气体，在膜中含有未反应的材料气体。所以，在成膜时、且其后的热处理中，层间绝缘膜自身的流动性没有被破坏，因此能够实现具备在向元件之间掩埋PMD膜时拥有良好的掩埋特性的层间绝缘膜的半导体装置。并且，由于流动性没有被破坏，因此层间绝缘膜的平坦性也较佳，所以能够缩短为了缓和高低平面的差异而进行的层间绝缘膜形成后的CMP(Chemical Mechanical Polishing化学机械研磨)的处理时间，能够使CMP装置的生产能力提高。
在本发明所涉及的半导体装置中，最好层间绝缘膜含有硼及磷中的至少一种作为杂质。
这样一来，由于提高了成膜中的层间绝缘膜自身的流动性，因此提高了向元件之间掩埋层间绝缘膜的掩埋特性。
在本发明所涉及的半导体装置中，最好层间绝缘膜的位于半导体衬底的附近区域中的杂质浓度，比层间绝缘膜中的平均杂质浓度高。
根据此结构，由于更进一步地提高了成膜初期的层间绝缘膜自身的流动性，因此能够实现具备向元件之间掩埋PMD膜时拥有更好的掩埋特性的层间绝缘膜的半导体装置。
在本发明所涉及的半导体装置中，最好层间绝缘膜的位于半导体衬底的附近区域中的杂质浓度，在比平均杂质浓度高于10％或等于10％、且不超过比平均杂质浓度高20％的范围。
根据此结构，能够确实地实现在向元件之间掩埋PMD膜时拥有良好的掩埋特性的层间绝缘膜。
本发明所涉及的半导体制造装置，是向内部保持有具备多个元件的半导体衬底的室内，导入多种材料气体，形成用以掩埋多个元件之间的层间绝缘膜的半导体制造装置，其特征在于，包括控制多种材料气体的流量的流量控制机构；以及监视多种材料气体的流量、或者层间绝缘膜成膜时的室内大气环境的监视机构。
根据本发明所涉及的半导体制造装置，能够通过流量控制机构及监视机构，使在成膜时产生未反应的材料气体，使膜中含有未反应的材料气体。所以，在成膜时、且其后的热处理中，层间绝缘膜自身的流动性没有被破坏，因此能够实现可制造具备向元件之间掩埋PMD膜时拥有良好的掩埋特性的层间绝缘膜的半导体装置的半导体制造装置。并且，由于本发明所涉及的半导体制造装置是能够依然利用到此为止的半导体制造装置的结构，因此能够在不必追加更多投资的情况下，继续使用半导体制造系统。并且，由于流动性没有被破坏，因此层间绝缘膜的平坦性也较佳，所以能够缩短为了缓和整个高低平面的差异而进行的层间绝缘膜形成后的CMP的处理时间，能够使CMP装置的生产能力提高。
在本发明所涉及的半导体制造装置中，最好监视室内大气环境的监视机构，是残留气体分析装置(RGA)。
在本发明所涉及的半导体制造装置中，最好还包括通过监视机构所监视的多种材料气体流量的变化、或者通过监视机构所监视的室内大气环境的变化，当与所希望的层间绝缘膜的杂质浓度分布不一致时，停止形成层间绝缘膜的工序停止机构。
(发明的效果)根据本发明所涉及的半导体装置，由于层间绝缘膜中的杂质浓度，在膜的厚度方向不均匀，也就是说，由于具有浓度坡度，因此意味着在成膜时产生未反应的材料气体，使膜中含有未反应的材料气体。所以，在成膜时、且其后的热处理中，层间绝缘膜自身的流动性没有被破坏，因此能够实现具备向元件之间掩埋PMD膜时拥有良好的掩埋特性的层间绝缘膜的半导体装置。并且，由于流动性没有被破坏，因此层间绝缘膜的平坦性也较佳，所以能够缩短为了缓和整个高低平面的差异而进行的层间绝缘膜形成后的CMP(Chemical Mechanical Polishing化学机械研磨)的处理时间，能够提高CMP装置的生产能力。并且，根据本发明所涉及的半导体制造装置，能够依然使用到此为止的半导体制造装置，且能够在不必追加更多投资的情况下，继续使用半导体制造系统。
附图的简单说明
图1为表示本发明的一实施例所涉及的半导体装置的结构的要部剖面图。
图2为本发明的一实施例中的PMD膜的掩埋特性评价用TEG的剖面SEM照片。
图3作为本发明的一实施例的比较，为表示以往的PMD膜的掩埋特性评价用TEG的剖面SEM照片。
图4为表示将本发明的一实施例中的PMD膜成膜时，在膜中含有硼及磷的浓度分布的SIMS评价结果的特性图。
图5作为本发明的一实施例的比较，为表示以往的将PMD膜成膜时，在膜中含有硼及磷的浓度分布的SIMS评价结果的特性图。
图6为表示本发明的一实施例所涉及的半导体制造装置的结构的概念图。
图7为本发明的一实施例的PMD膜的成膜条件中的时间和气体流量的关系图。
(符号的说明)1-半导体衬底；1a、1b、1c-沟部；2-多晶硅膜；3-氮化钛(TiN)膜；4-钨(W)膜；5-氮化钛(TiN)膜；6-氮化硅(SiN)膜；7-SiON膜；8-氧化防止膜；9-氮化硅膜；10A、10B-PMD膜(BPSG膜)；101-半导体衬底(晶片)；102-成膜室；103-加热台(susceptor)；104-节流阀(throttle valve)；105-主阀；106-真空泵；107-淋浴头；108-气体配管；109-阀；110-质量流量(流量控制机构)；111-记录系统(监视机构)；112-残留气体分析装置(RGA)。
具体实施例方式
以下，参照附图对本发明的一实施例所涉及的半导体装置及半导体制造装置加以说明。
首先，参照图1～图5对本发明的一实施例所涉及的半导体装置加以说明。
图1表示本发明的一实施例所涉及的半导体装置的结构的要部剖面图。
如图1所示，在由硅形成的半导体衬底1中的元件形成区域上，形成有将多晶硅膜(电极)2、氮化钛(TiN)膜3、钨(W)膜4、氮化钛(TiN)膜5、氮化硅(SiN)膜6、及SiON膜7从下向上依次层叠的层叠栅极电极，在彼此相邻的层叠栅极电极间存在有沟部1a。并且，在半导体衬底1上，沿着沟部1a的侧壁部、底部及层叠栅极电极的上面，形成有拥有沟部1b的氧化防止膜8，在该氧化防止膜8的上面，沿着沟部1b的侧壁部及底部，形成有拥有沟部1c的氮化硅膜9，作为隔离(spacer)膜。并且，在氮化硅膜9上，形成有用以掩埋沟部1c的由BPSG(Boron-Phosphoresce SilicateGlass)膜构成的PMD膜10A，作为层间绝缘膜。另外，在PMD膜10A的上面，形成有金属布线层，无图示。
在本发明的一实施例所涉及的半导体装置中，具有如下特征向层叠栅极电极之间掩埋上述PMD膜10A的掩埋特性较好。以下，对本发明的一实施例中的PMD膜10A加以具体说明。
首先，为了评价本发明的一实施例中的PMD膜10A的掩埋特性，利用PMD膜10A的掩埋特性评价用TEG进行了评价。并且，为了与本发明的一实施例中的PMD膜10A的掩埋特性的评价进行比较，同时也进行了使用以往的PMD膜10B(参照图3)的掩埋特性评价用TEG的评价。
图2为图1所示的PMD膜10A的掩埋特性评价用TEG的剖面SEM照片，具体地说，为到PMD膜10A成膜为止的评价用TEG的剖面SEM照片。另外，本评价用TEG，是模仿晶体管的栅极结构形成的，该结构为多金属栅极结构。并且，图3为以往的PMD膜10B的掩埋特性评价用TEG的剖面SEM照片，由于除了本发明的一实施例中的PMD膜10A、和以往的PMD膜10B的不同之处以外，图3与图2相同，因此对该相同部分标注同一符号，不再对它们进行说明。
图2所示的PMD膜10A的掩埋特性评价用TEG具有如下结构。也就是说，在由硅形成的半导体衬底1的元件形成区域上，形成有将膜厚70nm的多晶硅膜(电极)2、膜厚15nm的氮化钛(TiN)膜3、膜厚100nm的钨(W)膜4、膜厚15nm的氮化钛(TiN)膜5、膜厚100nm的氮化硅(SiN)膜6、及膜厚50nm的SiON膜7从下向上依次层叠的层叠栅极电极，在彼此相邻的层叠栅极电极间形成有沟部1a。另外，层叠栅极电极的形成，是通过在半导体衬底1上，从下向上依次沉积多晶硅膜2、氮化钛膜3、钨膜4、氮化钛膜5、氮化硅膜6、及SiON膜7，然后，进行抗蚀图案化及干蚀刻形成的，由于抗蚀图案化及干蚀刻与本发明的特征无关，因此在此省略说明。
并且，在半导体衬底1上，为了防止构成层叠栅极电极的钨膜4的氧化，沿着沟部1a的侧壁部、底部及层叠栅极电极的上面，形成有拥有沟部1b的膜厚20nm左右的氧化防止膜8。这里，由于下述PMD膜10A的成膜是通过LP-CVD法进行的，因此为了防止构成层叠栅极电极的钨膜4被氧化，形成有氧化防止膜8。该氧化防止膜8能够用400℃或者比400℃更低的成膜温度成膜，同时，被成膜为覆盖度较好的膜。
并且，在氧化防止膜8的上面，沿着沟部1b的侧壁部及底部，形成有膜厚40nm的氮化硅膜9，作为SAC(SelfAlign Contact)用的隔离膜。这里，之所以将氮化硅膜9作为SAC用的隔离膜形成，是因为近年随着技术节点的发展，正在采用SAC结构之故。
并且，在氮化硅膜9的上面，通过LP-CVD法，形成有用以掩埋沟部1c的由BPSG(Boron-Phosphoresce Silicate Glass)膜构成的PMD膜10A，作为层间绝缘膜。
在具有上述结构的评价用TEG中，PMD膜10A的掩埋尺寸(深度)大约为70nm，缝隙间隔大约为60nm。并且，在将PMD膜10A成膜后，为了使PMD膜10A的掩埋特性改善，在氮、氧或者氢的大气环境中进行退火处理。并且，在观察图2所示的剖面SEM照片前，例如，利用BHF(buffered hydrofluoric acid)溶液(HF∶NH4F＝1∶10)，进行10秒的湿蚀刻处理，作为为了确认空穴的产生情况而专门进行的处理。另外，一般在PMD膜10A的上面形成有金属布线层。
比较图2和图3，很明显地得知本发明的一实施例中的由BPSG膜构成的PMD膜10A，与以往的PMD膜10B相比，在向沟部1c进行掩埋时的掩埋特性方面较好。并且，在以往的PMD膜10B中形成有空穴11，如图3所明确示出的。
并且，为了明确本发明的一实施例中的由BPSG膜构成的PMD膜10A的特征，对PMD膜10A的深度方向的杂质浓度分布进行了评价。
图4为表示在本发明的一实施例中的PMD膜10A成膜时的硼浓度分布及磷浓度分布的SIMS(Secondary Ion Mass Spectroscopy)评价结果的特性图。图5作为与本发明的比较，为表示以往的PMD膜10B成膜时的硼浓度分布及磷浓度分布的SIMS评价结果的特性图。
如图4及图5所明确示出的，在本发明的一实施例的PMD膜10A中含有的成膜时的总杂质量、与在以往的PMD膜10B中含有的成膜时的总杂质量，几乎没有什么不同，可以说是相同的。并且，在SIMS评价前，从通过FT-IR(Fourier Transform Infrared Spectroscopy)分析测定硼及磷的杂质量的结果中，也没能发现本发明的一实施例中的PMD膜10A、与以往的PMD膜10B之间有明显的差别。也就是说，通过FT-IR所评价的硼及磷的浓度，在本发明的一实施例的PMD膜10A、及以往的PMD膜10B的任一膜中，也为4.5wt％及6.0wt％。
但是，发现了在本发明的一实施例中的掩埋特性较好的由BPSG膜构成的PMD膜10A中含有的硼浓度分布及磷浓度分布的显著特征，如图4及图5所明确示出的。也就是说，在本发明的一实施例的PMD膜10A中含有的硼及磷的浓度，如图4所示，在膜的厚度方向不均匀，并且，在成膜初期时的膜(在PMD膜10A的相当于半导体衬底1(基体(Bulk))附近的区域中的膜)中含有的硼及磷的浓度，与PMD膜10A表面附近区域的浓度及PMD膜10A的中间区域的浓度相比，较高(参照图4中的4a)。具体地说，在PMD膜10A的位于半导体衬底1的附近区域中含有的硼及磷的浓度，在比平均杂质浓度高于10％或者等于10％、且不超过比平均杂质浓度高20％的范围。
如上所述，本发明的一实施例中的PMD膜10A的特征在于在PMD膜10A的位于半导体衬底1的附近区域中含有的杂质浓度，与在PMD膜10A中的表面附近区域及中间区域中含有的杂质浓度相比，具有更高的浓度分布。象这样，在PMD膜10A的位于半导体衬底1的附近区域中含有的硼及磷的浓度较高的现象，也就是说，意味着在成膜中大量地产生未反应的材料气体，成膜中的PMD膜10A自身的流动性没有被破坏(顺便提一下，以后再对PMD膜10A的成膜方法加以说明)。所以，即使在成膜时或者其后的热处理中，都充分地确保了流动性，因此能够实现向沟部1c掩埋时拥有良好的掩埋特性的PMD膜10A。而在以往的成膜初期的PMD膜10B中，却没有发现PMD膜10A那样的特征(参照图5中的5a)。并且，由于流动性没有被破坏，因此PMD膜10A的平坦性也较好，所以能够缩短为了缓和整个高低平面的差异而进行的PMD膜10A形成后的CMP(Chemical Mechanical Polishing化学机械研磨)的处理时间，能够提高CMP装置的生产能力。
其次，对本发明的一实施例所涉及的半导体装置的制造方法、及在该制造方法中所用的半导体制造装置，也就是，在本发明的一实施例的PMD膜10A的成膜中所用的半导体制造装置加以说明。
图6为表示本发明的一实施例所涉及的半导体制造装置的结构的要部剖面图。具体地说，为表示用于实施图1所示的半导体装置的制造方法的CVD装置的结构的要部剖面图。
如图6所示，在内部保持有形成PMD膜10A的晶片(半导体衬底)101的室102中，设置有具备用以加热晶片101的机构的加热台103。这里，作为将晶片101加热的方式，无论是采用在加热台103内设置加热器的结构的电阻加热方式，还是用灯光将加热台103或者晶片101直接加热的结构的灯光加热方式中的任一加热方式，对本发明的一实施例中的PMD膜10A的成膜均没有影响。
这里，在室102内装载了晶片101后，用加热台103将晶片101加热到所希望的晶片温度。这里，虽然将晶片101加热时的室102内的大气环境，无论是真空或者大气中的任一大气环境，都没有关系，但是由于PMD膜10A的成膜，是在1.33×104～7.98×104Pa(100～600Torr)的范围的准常压区域下进行的，因此最好对晶片101的加热在成膜压力区域下进行。并且，最好对晶片101加热的温度为高于或等于400℃。所以，本实施例中的图1及图2所示的PMD膜10A的成膜，是在晶片温度为450℃，成膜压力为2.66×104Pa(200Torr)的条件下进行的。
并且，由于PMD膜10A的成膜是在准常压区域下进行的，因此在室102设置有用于进行压力控制的节流阀104、主阀105、及真空泵106，它们均通过真空配管连接。另外，节流阀104用于控制PMD膜10A成膜时的压力，节流阀存在有各种方式的节流阀，无论使用何种方式的节流阀都没有关系。
并且，在室102，设置有用以向晶片101上均匀提供材料气体的淋浴头107。在淋浴头107，设置有用以提供材料气体的材料气体配管108，在该材料气体配管108的上流侧，设置有用以停止提供材料气体的阀109，并且，在阀109的上流侧，设置有用以控制材料气体的流量的质量流量110(流量控制机构)。在质量流量110的旁边，设置有用以停止提供材料气体的阀109。虽然阀109与本发明的特征没有直接关系，但是其被有效地利用在由材料气体产生的粒子的低减化方面、材料气体提供的稳定化方面以及被有效地作为成为安全对策的一环的应急断流阀利用。
并且，在图6中，虽然只示出了3个系统的材料供给用的质量流量110，但是可以根据所需的材料气体的种类，增设质量流量110的系统。并且，在本发明的一实施例中，由于质量流量110的控制性及应对性成为重要的要因，因此在质量流量110，设置有用于监视实际流量、控制信号以及表示阀109的开关信号的记录系统(数据记录器)111(监视机构)。藉此方法，由于能够以单片晶片的形式进行状态的管理，因此能够在早期察觉异常成膜，能够选出异常成膜的晶片，同时，能够在早期检测出半导体制造装置的异常。用与设置记录系统111的目的相同的目的，在室102，设置有用于将室102内的气体分压进行监视的残留气体分析装置(RGAResidualGas Analyzers)112(监视机构)。所以，由于能够控制成膜初期时的室102内的大气环境，因此通过将该控制信息反馈到质量流量110，能够控制PMD膜10A的位于半导体衬底1的附近区域中的杂质浓度，使其变高。
并且，设置有如下机构当为了使成膜中的PMD膜的杂质浓度成为所希望的值而设定的杂质浓度分布、和通过监视机构(记录系统111、残留气体分析装置112)所监视的实际流量的变化或者室102内的大气环境变化不一致时，停止材料气体等的供给，停止成膜工序的机构。也就是说，若由质量流量110判定为不一致的话，则阀109成为关闭状态，流量成为零。这样一来，成膜工序就被停止。
另外，由于上述记录系统111及残留气体分析装置112，是为了控制在PMD膜10A的位于半导体衬底1的附近区域中含有的杂质浓度而设置的，因此是为了控制在PMD膜10A的位于半导体衬底1的附近区域中含有的杂质浓度所必需的结构要素，但是当质量流量110性能好，成膜程序的应对时间及控制性极佳时，有时不一定要设置记录系统111及残留气体分析装置112的监视机构。但是，今后，随着晶片101的大口径发展，当以单片晶片的形式进行管理成为必须时，设置记录系统111及残留气体分析装置112的监视机构也会成为必须。
其次，对本发明的一实施例中的PMD膜10A，具体地说，对以使位于半导体衬底1的附近区域中含有的杂质浓度较高为目的，而将PMD膜10A成膜的方法加以说明。
图7为表示用以将本发明的一实施例中的PMD膜10A成膜的材料气体流量的模式图。另外，在图7中，横轴为时间，纵轴为各材料气体的流量。
首先，在第1步骤(step1)中，使晶片101设置在室102内，然后，将晶片101加热到所希望的晶片温度。并且，在第1步骤中，向室102内导入为了使室102内具有所希望的压力而被控制的材料气体，例如，用5×10-1l/min(500sccm)的流量向室102内流入为了使压力成为2.66×104Pa(200Torr)而被控制的TEOS气体。并且，在被加热的晶片102达到所希望的晶片温度即450℃之后，继续执行第2步骤。
其次，在第2步骤(step2)中，为了向膜中掺入作为杂质的硼，用1.6×10-1l/min(160sccm)的流量向室102内流入TEB气体。但是，这里，为了使在PMD膜10A的位于半导体衬底1的附近区域中含有的硼浓度，高于在PMD膜10A的表面附近区域或者中间区域含有的硼浓度，在流入TEB气体的同时，控制TEB气体的质量流动，以使其成为发生过量(overshoot)的气体流动。并且，在第2步骤中流入TEB气体，在后述的第3步骤(step3)中初次流入TEPO气体及O3气体的理由，是考虑到TEB气体的质量流动的控制性较差，且当在第3步骤中流入TEPO气体和O3气体时，由于为掺杂剂(dopant)的硼与TEPO气体及TEOS气体发生反应，在PMD膜10A的位于半导体衬底1的附近区域中含有的硼浓度变低，因此在流入TEPO气体及O3气体之前流入TEB气体。具体地说，第2步骤所需的时间，还被室102的大小以及导入的各气体的流量左右，但是大约需要20sec左右。
其次，在第3步骤中，向室102内流入TEPO气体(流量1×10-1l/min(100sccm)左右)、和为氧化剂的O3气体(流量5l/min(5000sccm))。这里，有关TEPO气体，也因与上述TEB气体一样的理由，在流入TEPO气体的同时，控制TEPO气体的质量流动，以使其成为发生过量的气体流动。而由于O3气体为氧化剂，因此不必使其象TEPO气体那样发生过量。其次，在第4步骤(step4)中，为了能够获得所希望的膜厚，调整第4步骤所需的时间，保持第3步骤中稳定的气体流量。
最后，在第5步骤(step5)中，为了使晶片101处于能够从室102内取出的状态，从室102内除去TEB气体、TEOS气体及TEPO气体。
如上所述，由于为了使在PMD膜10A中含有的硼及磷的浓度为所希望的浓度，必须要对TEB气体、TEOS气体、TEPO气体及O3气体的流量值进行控制，因此使用代表性数值加以说明。并且，本发明的一实施例中的PMD膜10A所具有的杂质浓度是，硼为4.0wt％，磷为6.0wt％。此时，为了实现图4所示的杂质浓度分布，当进行PMD膜10A的位于半导体衬底1的附近区域的成膜时，必须要过量地提供TEB气体及TEPO气体。所以，在进行PMD膜10A的位于半导体衬底1的附近区域的成膜时，大量地产生未反应的材料气体，在膜中含有许多未反应的材料气体，因此在成膜时，没有膜的流动性被破坏的现象。其结果，能够实现向沟部1c掩埋时拥有较好的掩埋特性的PMD膜10A。并且，由于流动性没有被破坏，因此PMD膜10A的平坦性也较佳，所以能够缩短为了缓和整个高低平面的差异而进行的PMD膜10A形成后的CMP(ChemicalMechanical Polishing化学机械研磨)的处理时间，能够提高CMP装置的生产能力。
并且，在PMD膜10A的位于半导体衬底1的附近区域中含有的杂质是否具有所希望的杂质浓度分布的评价，一般是在执行了上述全部步骤，PMD膜10A形成后的状态下且不被破坏的情况下，通过线内检查进行的，没有除此之外的评价方法。但是，本发明的一实施例所涉及的半导体制造装置，由于具备记录系统111及残留气体分析装置112，因此由记录系统111检测出表示质量流动110的实际流量，同时由残留气体分析装置112分析出室102内的成膜大气环境，能够明确地评价出PMD膜10A是否具有所希望的浓度分布。另外，近年，由于质量流动110的数码化，有时能够将质量流动110的信息直接装入控制系统，因此在这种情况下不必专门设置本实施例中的记录系统111。
如上所述，当向元件之间掩埋由BPSG膜构成的PMD膜时，为了实现良好的掩埋特性，关键要使在PMD膜的位于半导体衬底的附近区域中含有的杂质浓度，高于在PMD膜的表面附近区域或者中间区域中含有的杂质浓度。
(工业上的利用可能性)本发明所涉及的半导体装置及其制造装置，适用于向随着半导体装置的细微化发展而具有高纵横尺寸比(aspect)的沟部(凹部)掩埋绝缘膜的情况。
权利要求
1.一种半导体装置，其包括在半导体衬底上形成的多个元件、和在上述半导体衬底上形成的用以掩埋上述多个元件之间的层间绝缘膜，其特征在于上述层间绝缘膜中的杂质浓度，在膜的厚度方向不均匀。
2.根据权利要求1所述的半导体装置，其特征在于上述层间绝缘膜，含有硼及磷中的至少一种作为杂质。
3.根据权利要求1或者2所述的半导体装置，其特征在于上述层间绝缘膜的位于上述半导体衬底附近的区域中的杂质浓度，高于上述层间绝缘膜中的平均杂质浓度。
4.根据权利要求3所述的半导体装置，其特征在于上述层间绝缘膜的位于上述半导体衬底附近的区域中的杂质浓度，在比上述平均杂质浓度高出10％或高出更多，且不超过比上述平均杂质浓度高20％的范围。
5.一种半导体制造装置，向内部保持有具备多个元件的半导体衬底的室内，导入多种材料气体，形成用以掩埋上述多个元件之间的层间绝缘膜，其特征在于包括控制上述多种材料气体的流量的流量控制机构；以及对上述多种材料气体的流量、或者上述层间绝缘膜的成膜时的上述室内的大气环境进行监视的监视机构。
6.根据权利要求5所述的半导体制造装置，其特征在于监视上述室内的大气环境的上述监视机构，是残留气体分析装置。
7.根据权利要求5所述的半导体制造装置，其特征在于还包括由上述监视机构监视的上述多种材料气体的流量的变化、或者由上述监视机构监视的上述室内的大气环境的变化，与所希望的上述层间绝缘膜的杂质浓度分布不一致时，停止上述层间绝缘膜的形成的工序停止机构。
全文摘要
本发明的目的在于提供一种具备将形成在半导体衬底上的元件之间进行掩埋时的掩埋特性良好的层间绝缘膜的半导体装置。是包括在半导体衬底(1)上形成的层叠栅极电极(1～7)、和在半导体衬底(1)上形成的掩埋层叠栅极电极(1～7)之间的层间绝缘膜(10A)的半导体装置，层间绝缘膜(10A)中的杂质浓度在膜的厚度方向上不均匀。
文档编号H01L21/768GK1674237SQ200510059020
公开日2005年9月28日 申请日期2005年3月24日 优先权日2004年3月26日
发明者高森益教 申请人:松下电器产业株式会社