专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。
背景技术：
在场效应晶体管(FET)中，诸如在背表面上具有源电极(背表面源极)的横向功率金属氧化物半导体场效应晶体管(MOSFET)中，有效外延层的厚度(在下文中称为“有效外延厚度”)对漏极-源极击穿电压(BVdss)和漏极-源极电容(Cds)有显著影响，具有较厚的有效外延厚度是优选的，以增加漏极-源极击穿电压和降低漏极-源极电容。
此外，经常将杂质扩散到衬底中，以便使源极和衬底的背表面接触，而由于杂质的扩散而发生衬底的多余的扩展，由此降低了有效外延厚度。使源极和衬底的背表面接触的原因在于当布线从衬底的前表面侧上的源电极耦合到其上时，由布线产生的源极电感使射频(RF)特性大大地恶化，而在这种情况下，在其背表面上布置源电极以提供衬底的背表面到封装框架的直接耦合。
因此，在将杂质扩散到衬底中以提供源极和衬底的背表面之间的接触时，阻止衬底的扩展以提供较厚的有效外延厚度是非常关键的。这对于将衬底的电阻最大可能地降低也是非常关键的。
在以日本专利未决公开No.2004-063,922和日本专利未决公开No.2002-343,960所述的技术为典型代表的现有技术中，诸如N沟道横向MOSFET的场效应晶体管(FET)包括在P+衬底10上的P-外延层11，如图7的截面图所示，并且在其上形成诸如MOSFET等的场效应晶体管结构，其典型地包括N+源扩散层15、N-漏层16和栅电极17。这里，N+源扩散层15通过源电极18耦合到P+掩埋层12a。P+掩埋层12耦合到P+衬底10以形成背表面源极-接地结构。
用于形成背表面源极-接地结构的P+掩埋层12a可通过如下步骤形成，如图8A至8D的截面工艺视图所示，在P+衬底10上生长P-外延层11(图8A和8B)、此后进行用于形成P+掩埋层12a的扩散或P+离子注入(图8C)、并且然后进行用于形成掩埋结构的热处理(图8D)。
发明内容
但是，现在已经发现在包括上述参考文献中公开的技术的现有技术在如下方面有改进余地。
图7、图8A至8D以及图9包括了用于描述在现有技术中诸如MOSFET的场效应晶体管的图和分布图。在典型地采用硼作为用于图7和图8A至8D中的P+衬底10和P-外延层11的P型杂质时，硼是轻元素而由此具有较大的扩散系数，因此由用于外延生长的衬底的热处理或由用于源扩散的衬底的热处理而引起在衬底上较大的扩展。
例如，当10Ωcm(大约1×1015cm-3)的硼被引入到含有0.0075Ωcm(大约2×1019cm-3)的硼的P+衬底中以形成具有厚度10μm的P-外延层并且所形成的P-外延层接着被热处理时，在2×1015cm-3处确定有效外延厚度的情况下，如表示沿图7的A-A’的硼分布的图9所示，由于在衬底上引起较大的扩展，如图9中箭头所示，有效外延厚度在大约3μm的量级。因此，改进的余地在于难以增加漏极-源极击穿电压(BVdss)和降低漏极-源极电容(Cds)。
根据本发明，提供一种半导体器件，包括半导体衬底，其包含在半导体衬底中注入的第一导电型的杂质；相对高浓度的第二导电型杂质注入层，其形成在半导体衬底上；相对低浓度的第二导电型杂质外延层，其形成在第二导电型杂质注入层上；以及场效应晶体管，其由位于第二导电型杂质外延层中的一对杂质扩散区和位于该一对杂质扩散区所夹着的区域上的栅电极构成。
根据本发明，由于包含在半导体衬底中的第一导电型杂质和包含在第二导电型杂质注入层中的第二导电型杂质由于库仑力而彼此相互吸引，所以能够防止半导体衬底的扩展。因此，可以实现用于有效外延厚度的膜厚度的增加，并由此可以实现包括具有较大漏极-源极击穿电压和较小漏极-源极电容的场效应晶体管的半导体器件。
根据本发明的半导体器件还可以包括第二导电型杂质源掩埋层，其与半导体衬底和第二导电型杂质注入层相接触。
根据本发明的半导体器件可以进一步具有如下结构，其中第一导电型杂质可以包括As或Sb。通过将具有较小电阻率的As或Sb作为第一导电型杂质注入到半导体衬底中能够减小半导体衬底的电阻。因此，可以实现包括具有背表面源极-接地结构的场效应晶体管的半导体器件，其中该源极-接地结构包括具有低电阻率的半导体衬底。此外，通过在用具有较小扩散系数的As或Sb注入的半导体衬底上形成第二导电型杂质注入层可以进一步抑制半导体衬底的扩展。因此，可以实现用于有效外延厚度的膜厚度的进一步增加。结果，可以实现包含具有较高漏极-源极击穿电压和较低漏极-源极电容的场效应晶体管的半导体器件。
根据本发明，提出了包含具有较高漏极-源极击穿电压和较低漏极-源极电容的场效应晶体管的半导体器件。
从结合附图的如下说明中，本发明的上述和其他目的、优点和特征将更为明显，其中图1是根据本发明的实施例的MOSFET的示意性截面图；图2是根据本发明的实施例的图1所示的MOSFET的B-B’面的平面图；图3是根据本发明的实施例的MOSFET的D-D’面的平面图；图4A至4F是层结构的截面图，示意性示出根据本发明的实施例的MOSFET的制造工艺；图5G至5J是层结构的截面图，示意性示出根据本发明的实施例的MOSFET的制造工艺；图6是示出了根据本发明的实施例的MOSFET的杂质分布和图7所示的MOSFET的杂质分布的图；图7是现有技术的MOSFET的示意性截面图；图8A至8D是层结构的截面图，示意性示出现有技术的MOSFET的制造工艺；以及图9是示出了现有技术的MOSFET的杂质分布的图。
具体实施例方式
现在将参考说明性实施例在此描述本发明。本领域技术人员将认识到使用本发明的讲述可以实现许多可选实施例并且本发明并不限于用于解释性目的所说明的实施例。
参考附图，将进一步详细如下说明根据本发明的实施例。在所有的图中，在附图中公共出现的元件用相同的标号表示，并且省略其详细说明。
虽然本实施例意图描述例如采用N型杂质作为第一导电型杂质和采用P型杂质作为第二导电型杂质的N沟道横向MOSFET，但是也可以对采用相反导电型杂质的P沟道横向MOSFET作相似的描述。
图1所示的半导体器件包括半导体衬底(N+衬底110)，其包含在半导体衬底中注入的第一导电型杂质；相对高浓度的第二导电型杂质注入层(P+注入层114)，其形成在半导体衬底(N+衬底110)上；相对低浓度的第二导电型杂质外延层(p-外延层111)，其形成在第二导电型杂质注入层(P+注入层114)上；以及场效应晶体管(N沟道型横向MOSFET 100)，其由一对杂质扩散区(N+源扩散层115和N-漏层116)和栅电极117构成，其中杂质扩散区位于第二导电型杂质外延层(P-外延层111)中而栅电极位于夹在该对杂质扩散区(N+源扩散层115和N-漏层116)之间的区域上。
根据本实施例的N沟道型横向MOSFET 100如图1所示。
N沟道型横向MOSFET 100包括源电极118、栅电极117以及漏电极119。N沟道型横向MOSFET 100包括N+衬底110，其是掺杂有诸如As、Sb、磷等的N型杂质作为第一导电型杂质的硅衬底；P+注入层114，其是以相对高的浓度形成在N+衬底110上并包含注入其中的诸如硼、Al等的P型杂质的第二导电型杂质注入层；P-外延层111，其是以相对低的浓度形成在P+注入层114上并且包含离子注入其中的诸如硼、Al等的P型杂质的第二导电型外延层；P+源掩埋层112a，其是形成在N+衬底110上并且包含离子注入其中的诸如硼、Al等的P型杂质的第二导电型杂质源掩埋层；以及N+源掩埋层112b，其包含离子注入其中的诸如As、Sb、磷等的N型杂质。
在本实施例中，N+衬底110例如以2×1019cm-3的浓度注入As。此外，P+注入层114例如以1×1016cm-3的浓度注入硼，P-外延层111例如以1×1015cm-3的浓度注入硼，并且P+注入层114中杂质的浓度相对高于P-外延层111中的浓度。此外，P+源掩埋层112a例如以1×1019cm-3的浓度注入硼。
此外，N-漏层116、P+基层136以及N+接触138形成于p-外延层111中，并且栅电极117通过栅绝缘膜130耦合到P+基层136，其中N-漏层116是用诸如As、Sb、磷等N型杂质离子注入的漏扩散层，P+基层136用诸如硼、Al等P型杂质离子注入，N+接触138用诸如As、Sb、磷等N型杂质离子注入并且耦合到漏电极119。栅电极117的周边(上表面和侧表面)除了栅电极端114的部分之外被绝缘膜132覆盖。此外，绝缘膜132上形成层间膜134和多晶硅电极120，它们起到阻止栅电极117的电场增强并固定源参考电位的作用。漏电极119包括在其上部的漏电极端146。
此外，用诸如As、Sb、磷等N型杂质离子注入的N+源扩散层115形成在P+源掩埋层112a上，并且耦合到形成在N+源掩埋层112b中并且用诸如As、Sb、磷等N型杂质离子注入的N+接触140。N+接触140耦合到源电极118。
这里，P+注入层114用于防止N-漏层116和N+衬底110的击穿的目的，并且杂质的分布例如是以1×1016cm-3量级的浓度，并且其厚度在1μm的量级。此外，由于注入到N+衬底110中的杂质的导电型与注入到P+注入层114中的杂质的导电型相反，因此可以抑制N+衬底110的扩展。
这里，P+注入层114耦合到P+源掩埋层112a、而P+源掩埋层112a通过N+接触140(注入N型杂质的区域)耦合到源电极118，图2所示的P+源掩埋层112a的布图从上方看是图1的平面B-B′的平面视图。
此外，如图3所示，其是从上方看的图1所示的接触部分的平面D-D′的平面视图，通过将P+接触148布置在除了N+源扩散层115的区域之外的P+源掩埋层112a的区域之中来将P+源掩埋层112a耦合到源电极118。源电极118通过N+接触140耦合到N+源掩埋层112b。此外，由于N+源掩埋层112b耦合到背表面源电极141(另一个源电极)，P+源掩埋层112a最终接地(耦合)到背表面源电极141，其中使背表面源电极141覆盖N+衬底110的整个背表面并且包括其下部中的背表面源极端142。
因此，如从N沟道型横向MOSFET 100一侧看N+衬底110时可以看出的，由于源极-接地(源极耦合)用N+衬底110的背表面上的相同P型杂质形成，所以起N沟道型横向MOSFET的作用。
下面将描述用于制造N沟道型横向MOSFET 100的工艺。
图4A到4F和图5G到5J是示出了用于制造N沟道型横向MOSFET 100的工艺的横截面视图。
通过将诸如硼等的P型杂质离子注入或将注入其中的诸如硼等的P型杂质离子扩散到具有诸如As、Sb、磷等的N型杂质的N+衬底110中来形成P+注入层114(图4A和4B)。然后，通过采用诸如硼等的P型杂质进行P-外延生长来形成P-外延层111(图4C)。
接着，在P-外延层111上形成光刻胶113，并且通过采用公知的光刻技术为了形成P+源掩埋层112a而选择性地扩散诸如硼的P型杂质(图4D)。可选地，可以进行用诸如硼的P型杂质的离子注入。
下一步，通过使用公知的光刻技术选择性地离子扩散诸如As、Sb、磷等的N型杂质来形成N+源掩埋层112b(图4E)。可选地，可以离子注入N型杂质。然后，在1,150℃量级的温度下进行5到6小时的热处理来掩埋P+源掩埋层112a和N+源掩埋层112b中的P型杂质和N型杂质(图4F)。
然后，在其上淀积栅绝缘膜130，并且在其一部分上形成多晶硅和钨硅(tungsten silicon)等的多层体以提供栅电极117(图5G)。接着，在其上形成光刻胶膜113，并且通过采用公知的光刻技术选择性地剥离形成的光刻胶膜113，并且此后，诸如硼等P型杂质被注入到栅电极117和P+基层136中，并且接着，诸如As、Sb、磷等的N型杂质被注入到源区(图5H)。然后，形成用于保护栅电极117的绝缘膜132，并且在其上形成多晶硅电极120和层间膜134，此后，使用化学机械抛光(CMP)技术使层间膜134平面化(图5I)。
然后，在层间膜134上淀积光刻胶膜(在图中未示出)，并且在使用公知的光刻技术选择性地剥离光刻胶膜(在图中未示出)之后，使用等离子蚀刻技术等形成接触孔。接着，诸如As、Sb、磷等的N型杂质被离子注入到接触孔的底部以形成N+接触138和N+接触140。接着，在接触孔中淀积阻挡金属，并且在其上生长钨，然后，进行回蚀刻工艺。然后，使用溅射技术淀积铝等，并且此后，使用公知的光刻技术和蚀刻技术形成源电极118和漏电极119(图5J)。然后，布置栅电极端144、背表面源电极141、背表面源极端142和漏电极端146以形成N沟道型横向MOSFET 100(图1)。
这里，通过上述工艺完成了N沟道型横向MOSFET 100。
根据本实施例的N沟道型横向MOSFET 100的有利效果将说明如下。
在本实施例中，在进行P+源掩埋层112a等的热处理时，诸如As、Sb、磷等的N型杂质被引入到N+衬底110中，从而由包含在P+注入层114中的诸如硼、Al等原子和包含在N+衬底110中的诸如As、Sb、磷等原子之间的库仑力引起吸引，由此抑制了N+衬底110的扩展。这样，能够增加其有效外延层厚度。因此，给出了具有较大漏极-源极击穿电压(BVdss)和减少的漏极-源极电容(Cds)的N沟道型横向MOSFET 100。
此外，考虑到用硼注入的衬底，这是在以日本专利未决公开No.2004-063,922所述的技术为代表的现有技术中通常被采用的衬底，为了保持制造的稳定性，难以增加诸如硼的注入杂质的浓度。因此，难以降低衬底的电阻率，并且电阻率的值例如为0.005Ωcm到0.01Ωcm的量级。另一方面，在N沟道型横向MOSFET 100中，N+衬底110的电阻率可以通过注入As和Sb来降低，二者是能够以相对高的浓度注入到N+衬底110中并且具有相对低的电阻率的N型杂质。更具体地说，N+衬底110的电阻率能够在0.001Ωcm到0.003Ωcm的量级，这是等于或小于现有衬底的电阻率的三分之一的水平。因此，可以实现具有背表面源极-接地结构和较低衬底电阻的N沟道型横向MOSFET100。
此外，和用于以现有技术注入到衬底中的硼相比较，在本实施例中，具有较小扩散系数的As和Sb被注入到N+衬底110中。例如，当在包含以0.0015Ωcm(大约8×1019cm-3)注入其中的As的N+衬底110上形成厚度10μm的P+注入层114和包含由以10Ωcm(大约1×1015cm-3)注入其中的诸如硼的P型杂质的P-外延层111时，其有效外延厚度大约为5μm，如图6所示，其示出了沿图1的N沟道型横向MOSFET 100的线C-C′的方向的分布。这样，同由使用硼的现有技术提供的大约3μm的有效外延厚度(图9)相比，N+衬底110的扩展较小，如图6中的箭头所示，因此实现了有效外延厚度的膜厚度增加约2μm。因此，通过将有效外延厚度的膜厚度增加约2μm，使漏极-源极击穿电压和现有技术相比增加了例如约50V。其原因在于横向MOSFET的漏极-源极击穿电压(BVdss)大大地依赖于有效外延厚度，换句话说，电场加强发生在N-漏层116和P-外延层111之间的PN结中，由此导致了击穿电压的产生。较厚的P-外延层111提供了对这种电场加强的更大的缓解，这是由于作为具有少量导电电子的区域的耗尽层在施加电压时易于扩展。因此，在本实施例中，能够通过较大的有效外延厚度实现具有较大漏极-源极击穿电压(BVdss)的N沟道型横向MOSFET 100。此外，通过与采用硼的现有技术的有效外延厚度的膜厚度相比使有效外延厚度的膜厚度增加大约2μm，能够使漏极-源极电容(Cds)同采用硼的现有技术相比降低例如大约30％。这是由于漏极-源极电容受N-漏层116和P-外延层111之间的PN结电容的影响相当大。这样，在施加电压的情况下，较厚的P-外延层111有进一步扩展耗尽区的趋势，其中耗尽区是具有少量导电电子的区域。因此，由于PN结电容被降低，所以呈现漏极-源极电容(Cds)的进一步降低。结果，能够实现具有进一步降低的漏极-源极电容(Cds)的N沟道型横向MOSFET 100。
尽管在上面参考附图描述了本发明的实施例，但是应该理解的是上述描述只是为了说明本发明，并且还可以采用除了上述结构之外的各种结构。
例如，尽管在上述实施例中已经描述了用于通过采用N型杂质作为第一导电型杂质和采用P型杂质作为第二导电型杂质来实现漏极-源极击穿电压(BVdss)的提高和漏极-源极电容(Cds)的降低的结构，但是也可以采用P型杂质作为第一导电型杂质并采用N型杂质作为第二导电型杂质。更具体地说，在上述实施例中已经描述了通过在N+衬底110上形成P+注入层114而由库仑力来抑制N+衬底110的扩展所获得的具有增加的漏极-源极击穿电压(BVdss)和降低的漏极-源极电容(Cds)的N沟道型横向MOSFET 100。可以替换地，可以在包含其中注入了硼、Al等的P+衬底上形成包含其中注入了诸如As、Sb、磷等的N型杂质的N+注入层。具有这种结构，通过库仑力抑制P+衬底的扩展能够实现有效外延厚度的增加，并由此实现了具有较高漏极-源极击穿电压(BVdss)和降低的漏极-源极电容(Cds)的P沟道型横向MOSFET。
此外，尽管上述实施例对金属氧化物半导体场效应晶体管(MOSFET)进行了描述，但是也可以采用诸如金属绝缘半导体场效应晶体管(MISFET)的其他类型的场效应晶体管，只要第一导电型杂质用于衬底，并且通过在包含在衬底中的第一导电型杂质和包含在第二导电型杂质注入层中的第二导电型杂质之间提供由库仑力引起的相互吸引来抑制衬底的扩展来实现有效外延厚度的增加，由此实现了具有增加的漏极-源极击穿电压(BVdss)和降低的漏极-源极电容(Cds)的场效应晶体管。此外，另一个可选方案是通过将具有相对较低电阻率的从As和Sb构成的组中选择的一种或两种材料作为第一导电型杂质引入到衬底中以降低衬底的电阻，来实现具有包括具有降低的电阻的衬底的背表面源极-接地结构的场效应晶体管。此外，进一步可选的方案通过在包含注入其中的As和Sb的衬底上形成第二导电型杂质注入层来实现具有较大漏极-源极击穿电压和较小漏极-源极电容的场效应晶体管以进一步抑制衬底的扩展，由此实现有效外延厚度的进一步增加，其中衬底中注入的元素是具有较小扩散系数的元素。
尽管上面已经描述了本发明的优选实施例，但是应该理解的是本发明的结构并不限于上述实施例。例如，本发明可以包括下面的方面。
(i)一种具有源电极、栅电极和漏电极的场效应晶体管，包括包含在衬底中注入的第一导电型杂质的衬底；在衬底上形成的具有相对高浓度的第二导电型杂质注入层；以及在第二导电型杂质注入层上形成的具有相对低浓度的第二导电型杂质外延层。
(ii)在该场效应晶体管中，还包括与衬底和第二导电型杂质注入层接触的第二导电型杂质源掩埋层。
(iii)在该场效应晶体管中，其中第一导电型杂质是从由As和Sb构成的组中选择的一种或两种材料。
很明显，本发明并不限于上述实施例，并且可以在不偏离本发明的范围和精神的情况下进行修改和变化。
权利要求
1.一种半导体器件，包括半导体衬底，其包含在所述半导体衬底中注入的第一导电型杂质；第二导电型杂质注入层，其以相对高的浓度形成在所述半导体衬底上；第二导电型杂质外延层，其以相对低的浓度形成在所述第二导电型杂质注入层上；以及场效应晶体管，其由位于所述第二导电型杂质外延层中的一对杂质扩散区和位于被所述一对杂质扩散区夹着的区域上的栅电极构成。
2.根据权利要求1的半导体器件，还包括第二导电型杂质源掩埋层，其与所述半导体衬底和所述第二导电型杂质注入层相接触。
3.根据权利要求1的半导体器件，其中所述第一导电型杂质包括As或Sb。
4.根据权利要求1的半导体器件，其中布置绝缘膜以覆盖所述栅电极的上面和侧面，并且布置多晶硅电极使其与所述绝缘膜的上面相接触。
5.根据权利要求2的半导体器件，其中源电极位于所述杂质扩散区的上部，与所述源电极不同的另一个源电极位于所述半导体衬底的背表面上，并且所述第二导电型杂质源掩埋层耦合到所述另一个源电极。
6.根据权利要求5的半导体器件，其中布置所述另一个源电极使其覆盖所述半导体衬底的整个背表面。
7.根据权利要求5的半导体衬底，其中布置注入有第一导电型杂质的区域使其与所述源电极的下表面接触，并且所述第二导电型杂质源掩埋层通过注入有第一导电型杂质的所述区域耦合到所述源电极。
全文摘要
一种半导体器件，包括包含注入其中的第一导电型杂质的半导体衬底(N
文档编号H01L29/06GK1707809SQ200510076118
公开日2005年12月14日 申请日期2005年6月8日 优先权日2004年6月8日
发明者椿茂树 申请人:Nec化合物半导体器件株式会社