专利名称：半导体器件的制作方法
技术领域：
本发明涉及一种半导体器件。
背景技术：
为了诸如处理器等半导体器件的节电，根据处理器等承受的处理负载来以多步方式改变施加的电压是有效的。更具体地，通过将电压(反向偏置)施加到半导体器件中形成晶体管的区域来改变晶体管的栅电极的阈值电压值以由此控制施加到形成晶体管的区域的控制电压是有效的。
在某些情况下，诸如处理器的半导体器件具有在其功能上彼此不同的多个区域，这提出了对于每个区域控制晶体管的栅电极的阈值电压值的要求。此外在该情况下，将电压(反向偏置)施加到半导体器件中的每个具体区域从而控制施加到具有在其中形成的晶体管的区域的电压，以由此改变晶体管的栅电极的阈值电压值，这是有效的。
在例如日本未决专利公开No.2-283062中公开了能够施加反向偏置的现有半导体的一个已知例子。根据该文献，为一种导电型的半导体衬底提供相反导电型的阱区，在相反导电型的阱区中形成一种导电型的场效应晶体管，并且在衬底上形成相反导电型的场效应晶体管。该文献还描述了如下构造，其中设置相反导电型的阱区使其接近衬底的表面区的周边，该衬底具有在其中形成的相反导电型的场效应晶体管。换句话说，在P型衬底中形成N型阱“海洋”，在N型阱“海洋”中形成P型区“岛”。
日本未决专利公开No.2-283062还描述了该构造能够不用阱到阱的互连，并能实现CMOS IC的尺寸减小和更高的密度。
如日本未决专利公开No.7-58289中所述还有已知的另一种现有半导体器件。
图7是剖面图，示出了该半导体器件的构造。半导体衬底3具有通过将N型杂质扩散到大的深度在其中形成的两个深N阱5a和5b。深N阱5a还具有形成在其中的P阱6a和N阱7a，以由此形成CMOS数字电路(未示出)。N阱7a经由高浓度杂质扩散层N+与数字电源VDD连接。深N阱5b还具有形成在其中的P阱6b和N阱7b，以由此形成CMOS模拟电路(未示出)。N阱7b经由高浓度杂质扩散层N+与模拟电源VDD连接。
P阱4形成在数字电路区和模拟电路区之间的半导体衬底3的表面区中，两个N型高浓度杂质扩散层N+和单个P型高浓度杂质扩散层P+形成在P阱层4中。两个杂质扩散区N+中的一个连接到数字电源VDD，另一个连接到模拟电源VDD。杂质扩散层P+经由衬底专用接地电极连接到地电源(未示出)，从而P阱4作为接地区。
日本未决专利公开No.7-58289描述了该构造的如下特征在其中每个区分别具有在其中形成的数字电路和模拟电路的三组阱结构具有深N阱，并且该结构使两个电路彼此电气隔离，以由此抑制模拟电路和数字电路之间的电气干扰。
但是，在上述文献中描述的现有技术在下面各点仍有一些改进的余地。
首先，日本未决专利公开No.2-283062中所述的半导体器件易于增加P型阱之间布置的N型阱的区域的电阻率，这是因为布置在P型阱之间的N型阱的区域只有小的N型区宽度。在被P阱包围的N阱的区域中形成PMOS晶体管时，这大大地引起了PMOS晶体管的工作特性的退化。
第二，日本未决专利公开No.7-58289中描述的半导体器件在P型“海洋”中具有多个N阱“岛”，这使得难以总体上控制该多个N型阱的阱电位。因此这使得难以集中地控制PMOS晶体管的栅电极的阈值电压值。集中控制多个N型阱的电位的任何可能的努力都需要位于多个N阱之间的多个额外金属互连，并且将使互连布局复杂并增加芯片面积。
在考虑到上述情况之后构思了本发明，并且稳定地提供一种高质量半导体器件，其能够集中控制存在于一种导电型的区中的晶体管和存在于相反导电型的区中的晶体管的栅极的阈值电压值。
发明内容
根据本发明，提供一种半导体器件，包括一种导电型的半导体衬底；多个一种导电型的第一区，其位于半导体衬底的元件形成表面侧，所述多个第一区经由半导体衬底的底侧彼此电气连接；相反导电型的第二区，其无缝地位于半导体衬底的元件形成表面侧从而包围多个第一区中的每个第一区的侧面部分；第一晶体管，其位于不少于所述两个第一区中的每个第一区上，以及第二晶体管，其位于第二区上；其中半导体衬底中的第二区的底部位于作为参考水平的元件形成表面下的深度水平，该深度水平比在半导体衬底中的每个第一区的底部深。
根据该构造，相反导电型的第二区无缝地位于半导体衬底的元件形成表面侧，从而包围多个第一区中的每个第一区的侧面部分，并且多个一种导电型的第一区经由半导体衬底的底侧彼此电气连接。换句话说，作为被相反导电型的第二区“海洋”包围的多个一种导电型的第一区“岛”的底部经由半导体衬底的底表面侧彼此连接。因此，第一区的电位经由半导体衬底的底表面侧被调整到相同的电位。作为“海洋”的第二区作为整体被设置在相同的电位。因此，能够分别控制在多个一种导电型的区上的晶体管和在相反导电型的区上的晶体管的栅电极的阈值电压值。
该构造具有其底部设置得比第一区的底部深的相反导电型的第二区，即使在相反导电型的区的宽度窄时，该构造也能够降低相反导电型的区的电阻率。即使当多个一种导电型的区“岛”位于半导体衬底的元件形成表面侧的“海洋的”相反导电型的区中时，由于它们连接到相同导电型的衬底，所以也能够降低第一区的电阻率。
因此，该构造能够稳定地获得高质量的半导体器件，该半导体器件能够独立地控制在多个一种导电型的区上的晶体管和在相反导电型的区上的晶体管的阈值电压值。
具有多个一种导电型的区和特别位于其中的相反导电型的区的本发明能够稳定地获得高质量的半导体器件，该半导体器件能够独立地控制在多个一种导电型的区上的晶体管和在相反导电型的区上的晶体管的栅极的阈值电压值。
从结合附图的如下说明中，本发明的上述和其它目的、优点和特征将更为明显，其中图1A是水平剖面图，而图1B和1C是垂直剖面图，用于说明第一实施例的半导体器件的构造；图2A和2B是剖面图，示出了制造第一实施例的半导体器件的工艺步骤；
图3A和3B是剖面图，示出了制造第一实施例的半导体器件的工艺步骤；图4A和4B是剖面图，示出了制造第一实施例的半导体器件的工艺步骤；图5A和5B是剖面图，示出了制造第一实施例的半导体器件的工艺步骤；图6A是水平剖面图，而图6B和6C是垂直剖面图，用于说明第二实施例的半导体器件的构造；以及图7是垂直剖面图，用于说明公知的现有半导体器件的构造。
具体实施例方式
现在将参考说明性实施例在此说明本发明。本领域技术人员将认识到，使用本发明的讲述能完成许多可替换实施例并且本发明并不限于用于说明性目的所说明的实施例。
在本发明中，可以构造第二区使其在垂直于元件形成表面的线性方向上具有表现为多个峰的相反导电型杂质的浓度分布。
该构造使得能够通过诸如相反导电型杂质的两步离子注入这样的普通制造工艺来稳定地制造半导体器件。
在本发明中，第二区可以构造为包括相反导电型的上部区，其位于作为参考水平的元件形成表面下的第一深度水平，几乎与半导体衬底中的第一区的深度水平相同，从而连续地包围多个第一区中的每个第一区的侧面部分；以及相反导电型的下部区，其位于作为参考水平的元件形成表面下的第二深度水平，该深度水平比半导体衬底中的第一区的深度水平深，从而与上部区接触。
该构造中的第二区包括上部区和下部区，因此能够通过诸如相反导电型杂质的两步离子注入的制作工艺来制作。由上部区和下部区构造成的第二区能够独立地设计上部区和下部区的尺寸、几何形状等。例如，还能够使下部区的宽度宽于置于一对第一区之间的一部分上部区。这成功地降低了第二区的总电阻率。
在本发明中，下部区可以位于布置在多个第一区之间的一部分所述上部区的底部侧。
该构造能够降低电阻率，这是因为布置在多个第一区之间的一部分上部区与位于底表面侧的下部区电气连接。
在本发明中，一部分下部区可以超出第一区的正下方。
该构造能够有效地降低第二区的总电阻率，这是因为下部区的宽度宽于上部区的宽度。
在本发明中，下部区可以位于在其上具有第二晶体管的一部分上部区的底表面侧。
该构造能够降低电阻率，这是因为在其上具有第二晶体管的一部分上部区被电气连接到位于底表面侧的下部区。这成功地改善了第二晶体管的工作特性。
在本发明中，一种导电型可以是P型，相反导电型可以是N型。
该构造能够通过诸如将N型杂质离子注入到通常被用作半导体器件的衬底的P型半导体衬底中的普通制作工艺稳定地制作半导体器件。
下面段落将参考附图来描述本发明的实施例。注意，任何共同的组件将被赋予相同的参考标号，在需要时可以省略其描述。
<第一实施例>
图1是水平剖面图，而图1B和1C是垂直剖面图，用于说明第一实施例的半导体器件的构造。
该实施例的半导体器件包括P型Si衬底109(一种导电型的半导体衬底)。该半导体器件包括多个P型阱103a、103b(一种导电型的第一区)，其位于P型Si衬底109的元件形成表面侧，并且经由P型Si衬底109的底表面侧彼此电气连接。该半导体器件还包括N型阱101(相反导电型的第二区的上部区)，其位于P型Si衬底109的元件形成表面侧从而包围P型阱103a、103b的每一个的侧面部分。也就是说，在与元件形成表面水平的一个剖面中，P型阱103a、103b的剖面位于N型阱101的剖面中。换句话说，无缝地设置包围P型阱103a、103b的N型阱101。
半导体器件具有位于P型阱103a、103b上的NMOS晶体管107a、107b(第一晶体管)。半导体器件还具有位于N型阱101上的PMOS晶体管105a、105b、105c(第二晶体管)。
本实施例的半导体器件还具有N型阱133(相反导电型的第二区的下部区)，其位于N型阱101的正下方并且电气连接到N型阱101。也就是说，包括N型阱101和N型阱133的N型阱的总深度大于P型阱103a、103b的深度。
图1A是本实施例的半导体器件沿平行于元件形成表面的平面截取的水平剖面图。
在本实施例中，在N型阱101的“海洋”中形成了P型阱103a、103b的多个“岛”，其中多个P型阱103a、103b的底部经由P型Si衬底109的底部的P型区而彼此连接。换句话说，多个P型阱103a、103b在它们的周边表面侧被N型阱101包围。另一方面，N型阱101形成为单个“海洋”形式。
P型阱103a具有形成于其上的NMOS晶体管107a。P型阱103b具有形成于其上的NMOS晶体管107b。N型阱101具有形成于其上的PMOS晶体管105a、105b、105c。N型阱101还具有形成于其中的N型阱接触131。
图1B是本实施例的半导体器件沿线A-A’截取的垂直剖面图。
在P型Si衬底109中，P型阱103a形成为被N型阱101包围。换句话说，P型阱103a、103b形成“岛”，而N型阱101形成“海洋”。P型阱103a、103b和N型阱101作为用于逻辑区的阱。P型阱103a、103b和N型阱101具有分别形成于其上的NMOS晶体管107a、107b以及PMOS晶体管105a、105b、105c作为核心晶体管。也就是说，每个阱具有形成于其中的相对于该阱的相反导电型的MOS晶体管(MOSFET)。
NMOS晶体管107a包括栅绝缘膜115a和栅电极113a。PMOS晶体管105a包括栅绝缘膜125a和栅电极123a。
栅绝缘膜115a、125a通过热氧化形成。因此，栅绝缘膜115a、125a形成在衬底的表面上。另一方面，由多晶硅构成的栅电极113a、123a形成为与元件隔离区111(STI)部分地重叠。
在每相邻的NMOS晶体管107a、PMOS晶体管105a和N型阱接触131之间，分别布置元件隔离区111。在作为参考水平的元件形成表面下的P型阱103a、103b和N型阱101的深度是相等的。在N型阱101的正下方，形成N型阱133。也就是说，N型阱133形成在比P型阱103a、103b的底部更深的水平。
在此，P型阱103a、103b和N型阱101位于作为参考水平的元件形成表面下的几乎相等的深度水平。由于在通常的半导体器件中P型阱和N型阱位于几乎相等的水平，能够通过已知工艺在P型Si衬底109的元件形成表面侧稳定地制作P型阱103a、103b和N型阱101，它们设计为位于几乎相等的深度水平。
在附图中表示为两层垂直叠层的N型阱101和N型阱133可以被假设为以集成的方式构造了单一的N型阱。该集成的N型阱(N型阱101和N型阱133)在垂直于所述元件形成表面的线性方向上具有表现为多个峰的相反导电型杂质的浓度分布。因而，集成的N型阱(N型阱101和N型阱133)的底部形成在比P型阱103a、103b的底部更深的深度水平。
图1C是本实施例的半导体器件沿线B-B’截取的垂直剖面图。
PMOS晶体管105c形成在位于两个P型阱103a、103b之间的窄N型阱101上，其中两个P型阱103a、103b具有分别形成于其上的两个NMOS晶体管107a、107b。形成在N型阱101上的所有PMOS晶体管105a、105b、105c的栅电极123a、123c(部分未示出)的阈值电压值(其由N型阱101的电位控制)由经由单一点N型阱接触131施加到N型阱101的电压来控制，其中N型阱接触131形成在P型Si衬底109的元件形成表面中。
接下来的段落将描述本实施例的半导体器件的工作。
在本实施例中，为半导体器件外部地提供电源(未示出)，并被设置在1.0V的电源电压。电源与电压调整器(未示出)连接。电源经由电压调整器连接到位于P型Si衬底109的周边部分的P型阱接触(未示出)，并且将范围从0到-2.0V的希望的电压(Vpw)施加到P型阱接触。由于P型Si衬底109的P型导电性，所以在该情况中核心区中的作为多个“岛”区提供的P型阱103a、103b的全部电位被调整到Vpw。这使得能够任意地设置P型阱103a、103b的多个“岛”的NMOS晶体管的栅电极113a、113b(部分未示出)的阈值电压值。
另一方面，电源经由另一电压调整器(未示出)连接到N型阱接触131，并且将范围从1.0到3.0V的希望的电压(Vnw)施加到N型阱接触131。核心区的N型阱101的整个区作为单一“海洋的”结构是无缝的，从而在N型阱101中的任何地方的电位都被调整到Vnw[W]。这使得能够任意设置N型阱101的多个P型晶体管105a、105b、105c的栅电极123a、123b(部分未示出)的阈值电压值。
接下来的段落将参考图2A、2B、3A、3B、4A、4B、5A和5B来描述本实施例的半导体器件的制造的工艺步骤。
图2A和2B是剖面图，用于说明制造本实施例的半导体器件的工艺步骤。首先，如图2A所示，通过已知方法，在P型Si衬底109的元件形成表面上形成元件隔离区111。通过如下方法形成元件隔离区111，即通过使用掩模(未示出)在P型Si衬底109的元件形成表面的预定区中形成浅沟槽，通过用绝缘材料填充该沟槽，或通过用绝缘膜覆盖该沟槽的内表面并然后用任何其它各种材料填充该沟槽，以由此形成浅沟槽隔离(STI)结构。
接着，如图2B所示，使用通过构图涂覆在P型Si衬底109的元件形成表面上的光致抗蚀剂而获得的光致抗蚀剂掩模135，在例如1MeV、2×1013cm-2的条件下离子注入磷，以由此在距离元件形成表面预定深度处形成“海洋的”N型阱133。N型阱133形成在后面描述的将形成核心区的PMOS晶体管105c等的区域的下部。
图3A和3B是剖面图，用于说明制造本实施例的半导体器件的工艺步骤。接着，如图3A所示，使用光致抗蚀剂掩模135，在例如450keV、2×1013cm-2的条件下离子注入磷，以由此在N型阱133上形成“海洋的”N型阱101。N型阱101不仅形成在后面描述的将形成核心区的PMOS晶体管105c等的区域的下方，还作为“海洋”延伸。
接下来，如图3B所示，去除光致抗蚀剂135，并且使用通过在P型Si衬底109的元件形成表面上新涂覆并构图光致抗蚀剂而形成的光致抗蚀剂掩模145，在例如180keV、3×1013cm-2的条件下离子注入硼，以由此形成P型阱103a、103b。P型阱103a、103b形成在后面描述的将形成核心区的NMOS晶体管107a、107b等的区域的下方。
图4A和4B是剖面图，用于说明制造该实施例的半导体器件的工艺步骤。接着，如图4A所示，去除光致抗蚀剂掩模145，并且通过已知方法在后面描述的将形成NMOS晶体管107a、107b和PMOS晶体管105c的区域的元件形成表面上形成由硅氧化物膜构成的栅绝缘膜115a、115b、125c。栅绝缘膜115a、115b、125c上形成由多晶硅膜构成的栅电极113a、113b、123c(侧壁未示出)。更具体地，在P型Si衬底109的元件形成表面上，形成硅氧化物膜和多晶硅膜的层叠膜，然后通过光致抗蚀剂掩模(未示出)的选择性蚀刻构图层叠膜，以由此形成栅绝缘膜115a、115b、125c以及栅电极113a、113b、123c。
接下来，如图4B所示，在用光致抗蚀剂掩模(未示出)覆盖其上形成有PMOS晶体管105c的区域(具有在其中形成的N型阱101的区域)的同时，在例如30keV、5×1015cm-2的条件下将砷(As)离子注入到P型阱103a、103b中，以由此形成作为NMOS晶体管107a、107b的源和漏电极的n+扩散区117a、119a、117b、119b。
图5A和5B是剖面图，用于说明制造该实施例的半导体器件的工艺步骤。如图5A所示，在用光致抗蚀剂掩模(未示出)覆盖其上形成有NMOS晶体管107a、107b的区域(具有在其中形成的P型阱103a、103b的区域)的同时，在例如2keV、5×1015cm-2的条件下将硼(B)离子注入到N型阱101中，以由此形成作为PMOS晶体管105c的源和漏电极的P+扩散区127c、129c。
图5B是示出了图5A所示的半导体器件的部分“b”的放大的剖面图。在参考图3A说明的N型杂质的两步离子注入中，使用通过涂覆和构图光致抗蚀剂获得的光致抗蚀剂掩模135，在1MeV、2×1013cm-2的条件下将磷离子注入到P型Si衬底109的元件形成表面，以由此在距离元件形成表面预定的深度水平处形成“海洋的”N型阱133(下部区)。接着，通过光致抗蚀剂掩模135，在450keV、2×1013cm-2的条件下离子注入磷，以由此在N型阱133上形成“海洋的”N型阱101(上部区)。
在此形成在作为参考水平的元件形成表面下的相对较深水平处的N型阱133易于引起水平方向上注入的磷的扩展。相反，在作为参考水平的元件形成表面下的相对较浅的水平处形成的N型阱101不容易引起注入的磷的这种水平扩展。对于离子注入中的横向扩展，推测这是由于较高的离子注入能量更容易引起横向扩展。为此，N型阱133的水平尺寸趋于比N型阱101的水平尺寸大。也就是说，在沿连接P型阱103a、103b且垂直于元件形成表面的参考平面截取的剖面图中，N型阱133的宽度易于比位于P型阱103a、103b之间的N型阱101的区域的宽度大。换句话说，一部分N型阱133易于超出与P型阱103a、103b的一部分底表面(即，P型阱103a、103b的正下方的区域)接触的位置。
现在，将本实施例的工作和效果说明如下。
本实施例能够集中地控制P型阱103a、103b上形成的多个NMOS晶体管107a、107b的栅电极的阈值电压值。它还能够集中地控制N型阱101上形成的PMOS晶体管105c的栅电极的阈值电压值。
本实施例还实现了半导体器件的尺寸减小。更具体地，本实施例在P型阱103a、103b之间无需使用互连，这是因为布置在单一P型Si衬底109上的多个P型阱“岛”103a、103b的电位经由P型Si衬底109的底表面侧的区域被彼此连接。这成功地减小了P型Si衬底109外部的互连的长度，并实现了半导体器件的尺寸减小。
本实施例还能够降低半导体器件的N型阱的电阻率。更具体地，在位于P型阱103a和P型阱103b之间的N型阱101的区域上形成的PMOS晶体管105c以及N型阱接触131与包含N型阱101的一窄部分的区域连接，从而没有N型阱133将导致其间的稍高的电阻率。但是，本实施例的成功之处在于通过使N型阱133位于深于P型阱103a、103b的深度，降低了PMOS晶体管105c和N型阱接触131之间的电阻率。
<第二实施例>
图6A是水平剖面图，而图6B和6C是垂直剖面图，用于说明第二实施例的半导体器件的构造。
本实施例的半导体器件的构造基本上与第一实施例的半导体的构造相同。本实施例的构造与第一实施例的构造的不同之处在于较深的N型阱233形成在“海洋的”浅N型阱201的下方，但是仅在位于P型阱203a、203b之间且具有在其上形成有PMOS晶体管205c的部分的正下方。
图6A是本实施例的半导体器件沿平行于元件形成表面的平面截取的水平剖面图。
在本实施例中，在N型阱201的“海洋”中形成P型阱203a、203b的多个“岛”，其中多个P型阱203a、203b的底部经由P型Si衬底209的底部的P型区彼此连接。换句话说，多个P型阱203a、203b被它们周围表面侧的N型阱201包围。另一方面，N型阱201形成为单一的“海洋”形式。
P型阱203a具有形成在其上的NMOS晶体管207a。P型阱203b具有形成在其上的NMOS晶体管207b。N型阱201具有形成在其上的PMOS晶体管205a、205b、205c。N型阱201还具有形成于其中的N型阱接触231。
图6B是本实施例的半导体器件沿线A-A’截取的垂直剖面图。
在P型Si衬底109上，P型阱203a形成为被N型阱201包围。换句话说，P型阱203a、203b形成“岛”，而N型阱201形成“海洋”。P型阱203a、203b和N型阱201作为用于逻辑区的阱。P型阱203a、203b和N型阱201具有分别形成于其上的NMOS晶体管207a、207b以及PMOS晶体管205a、205b、205c作为核心晶体管。也就是说，每个阱具有在其上形成的相对于该阱的相反导电型的MOS晶体管(MOSFET)。
NMOS晶体管207a包括栅绝缘膜215a、栅电极213a、N+扩散区217a(源电极)、以及N+扩散区219a(漏电极)。PMOS晶体管205a包括栅绝缘膜225a、栅电极223a、P+扩散区227c(源电极)、以及P+扩散区229c(漏电极)。
栅绝缘膜215a、225a通过热氧化形成。因此，栅绝缘膜215a、225a形成在衬底的表面上。另一方面，由多晶硅构成的栅电极213a、223a形成为与元件隔离区211(STI)部分地重叠。
在每相邻的NMOS晶体管207a、PMOS晶体管205a和N型阱接触231之间，分别布置元件隔离区211。在作为参考水平的元件形成表面下的P型阱203a、203b和N型阱201的深度是相等的。
图6C是本实施例的半导体器件沿线B-B’截取的垂直剖面图。
PMOS晶体管205c形成在位于两个P型阱203a、203b之间的窄N型阱201上，其中两个P型阱203a、203b具有分别形成于其上的两个NMOS晶体管207a、207b。形成在N型阱201上的所有PMOS晶体管205a、205b、205c的栅电极213a、213c(部分未示出)的阈值电压值(其由N型阱201的电位控制)由经由单一点N型阱接触231施加到N型阱201的电压来控制，其中N型阱接触231形成在P型Si衬底209的元件形成表面中。
在本实施例中，N型阱233形成在N型阱201的下方，但仅形成在N型阱201的整个部分中的如下部分的正下方，即该部分在P型阱203a、203b之间并且具有在其上形成的PMOS晶体管205c。也就是说，N型阱233形成在深于P型阱203a、203b的底部的深度水平处。此外，在N型阱201的整个部分中的如下部分的正下方没有形成N型阱233，即该部分是没有位于P型阱203a、203b之间的部分。
现在，将本发明的工作和效果说明如下。
除了第一实施例的半导体器件的操作和效果之外，本实施例的半导体器件还具有如下所述的工作和效果。
构造本发明的半导体器件使其增加N型阱的总深度，尤其在极大引起电阻率增加的部分中的N型阱的总深度，从而能够有效地降低N型阱的电阻率。更具体地，在“海洋的”浅N型阱201下面形成较深的N型阱233，但是仅在位于P型阱203a、203b之间其具有形成于其上的PMOS晶体管205c的部分的正下方，从而能够有效地降低在该位置处的整个N型阱(N型阱201和N型阱233)的电阻率。
已经参考附图在上面描述了本发明，只提供了本发明的示例性情况，并允许采用任何其它的各种构造。
显然，本发明并不限于上述实施例，在不偏离本发明的范围和精神的情况下可以修改和变化。例如，尽管在第二实施例中，在N型阱201的下方但仅在具有形成于其上的PMOS晶体管205c并位于P型阱203a、203b之间的部分的正下方形成较深的N型阱233，但是，也可以在具有形成于其上的PMOS晶体管205c但不位于P型阱203a、203b之间的N型阱201的部分的下方形成较深的N型阱233。
权利要求
1.一种半导体器件，包括一种导电型的半导体衬底；多个一种导电型的第一区，其位于所述半导体衬底的元件形成表面侧，所述多个第一区经由所述半导体衬底的底侧彼此电气连接；相反导电型的第二区，其无缝地位于所述半导体衬底的元件形成表面侧从而包围所述多个第一区中的每个第一区的侧面部分；第一晶体管，其位于不少于两个所述第一区中的每个第一区上，以及第二晶体管，其位于所述第二区上；其中所述半导体衬底中的所述第二区的底部位于作为参考水平的元件形成表面下的深度水平处，该深度水平比所述半导体衬底中的每个所述第一区的底部深。
2.根据权利要求1的半导体器件，其中所述第二区在垂直于所述元件形成表面的线性方向上具有表现为多个峰的相反导电型杂质的浓度分布。
3.根据权利要求1的半导体器件，其中所述第二区包括相反导电型的上部区，其在作为参考水平的所述元件形成表面下的第一深度水平，该第一深度水平几乎与在所述半导体衬底中的所述第一区的深度水平相同，从而连续地包围所述多个第一区中的每个第一区的侧面部分；以及相反导电型的下部区，其在作为参考水平的所述元件形成表面下的第二深度水平，该第二深度水平比所述半导体衬底中的所述第一区深，从而与所述上部区接触。
4.根据权利要求3的半导体器件，其中所述下部区位于布置在所述多个第一区之间的一部分所述上部区的底部侧。
5.根据权利要求3的半导体器件，其中所述下部区位于所述上部区的底部侧。
6.根据权利要求4的半导体器件，其中一部分所述下部区超出所述第一区的正下方。
7.根据权利要求5的半导体器件，其中一部分所述下部区超出所述第一区的正下方。
8.根据权利要求3的半导体器件，其中所述下部区位于在其上具有所述第二晶体管的一部分所述上部区的底表面侧。
9.根据权利要求1的半导体器件，其中所述一种导电型是P型，并且所述相反导电型是N型。
全文摘要
本发明提供一种高质量的半导体器件，其能够单独控制存在于多个一种导电型的区和相反导电型的区中的晶体管的栅电极的阈值电压值。该半导体包括P型Si衬底(109)、经由P型Si衬底(109)的底表面侧彼此连接的多个P型阱(103a、103b)、以及包围多个P型阱(103a、103b)的侧面部分的N型阱(101)。该半导体器件还具有位于P型阱(103a、103b)上的NMOS晶体管(107a、107b)，以及位于N型阱(101)上的PMOS晶体管(105a、105b、105c)。该半导体器件还具有位于N型阱(101)正下方并与之连接的N型阱(133)。
文档编号H01L27/04GK1753184SQ20051009927
公开日2006年3月29日 申请日期2005年9月15日 优先权日2004年9月22日
发明者益冈完明 申请人:恩益禧电子股份有限公司