专利名称：快闪存储器结构及其制备方法
技术领域：
本发明涉及一种快闪存储器结构及其制备方法，特别涉及一种具有V型截面的快闪存储器结构及其制备方法。
背景技术：
快闪存储器由于具有低功率消耗、存取迅速及存入的数据在断电后也不会消失等优点，已经广泛应用在笔记型计算机、电子记事薄、行动电话、数字相机、数字录音笔及MP3播放器等电子产品的数据储存上。一种典型的快闪存储器具有硅-氧化硅-氮化硅-氧化硅-硅(SONOS)结构，其具有较薄的存储单元且制作容易等优点，因而已广泛应用于快闪存储器之中。
图1例示一现有的SONOS(硅-氧化硅-氮化硅-氧化硅-硅)型快闪存储器单元10。该快闪存储器10包含一硅基板12、二掺杂区14及16、一穿隧氧化层22、一氮化硅层24、一氧化层26以及一多晶硅层28，其中该穿隧氧化层22、该氮化硅层24及该氧化层26构成一氧化硅-氮化硅-氧化硅(ONO)介电堆叠结构20。该氮化物层24可捕捉穿过该穿隧氧化层22的电子或空穴。该氧化层26用以避免存储器在写入或抹除期间，电子或空穴脱离该氮化物层24而进入该多晶硅层28。
当该多晶硅层28(作为栅极)被正向充电时，该硅基板12内的电子会射入该氮化硅层24之中。相反地，当该多晶硅层28被负向充电时，该氮化硅层24内的部分电子会被排斥而射入该硅基板12而于该氮化硅层24内形成空穴。陷于该氮化硅层24内的电子与空穴改变该快闪存储器单元10的临限电压，而不同的临限电压代表该快闪存储器单元10储存数据位「0」或「1」。
发明内容
本发明的主要目的是提供一种具有V型截面的快闪存储器结构及其制备方法，其结构具有较高的存储单元密度且其工艺具有较佳的阶梯覆盖特性。
为达成上述目的，本发明揭示一种快闪存储器结构及其制备方法。该快闪存储器结构包含一具有一V型凹槽的半导体基板、一设置于该半导体基板中V型凹槽下方的第一掺杂区、二个设置于该V型凹槽两侧的半导体基板中的第二掺杂区、至少一设置于该半导体基板的V型凹槽的斜面上的介电堆叠结构以及一设置于该V型凹槽上方的介电堆叠结构表面的导电层。该半导体基板可为硅基板，且该V型凹槽的斜面位于该硅基板的(111)结晶面。该介电堆叠结构包含多个载流子捕捉位置(trapping sites)夹置于其中。
该介电堆叠结构例如为一设置于该半导体基板表面的第一氧化层、一设置于该第一氧化层表面的氮化硅层以及一设置于该氮化硅层表面的第二氧化层，或是更包括一多晶硅层夹置于氮化硅层中间以作为捕捉位置。再者，该介电堆叠结构亦可包含一设置于该半导体基板表面的第一氧化层、一设置于该第一氧化层表面的氮化硅层、多个形成于该氮化硅层表面的纳米晶粒、以及一设置于该氮化硅层上的第二氧化层，其中纳米晶粒作为载流子捕捉位置，其材料可为硅、硅化锗、金属、金属合金或金属硅化物等。
该快闪存储器的制备方法包含形成一第一掺杂区于一半导体基板中、形成一V型凹槽于该第一掺杂区上方的半导体基板中、形成二个第二掺杂区于该V型凹槽两侧的半导体基板中、形成一介电堆叠结构于该半导体基板表面的V型凹槽上以及形成一导电层于该V型凹槽上方的介电堆叠结构表面等步骤，其中介电堆叠结构具有多个捕捉位置夹置于其中。该V型凹槽的形成步骤包含形成一屏蔽层于该半导体基板表面、形成一开口于该屏蔽层中、进行一蚀刻工艺，其蚀刻该开口下方的半导体基板以形成该V型凹槽以及去除该屏蔽层。优选地，该屏蔽层是一氧化层，且该蚀刻工艺使用的蚀刻液包含氢氧化钾。该半导体基板可为硅基板，该硅基板的(100)结晶面朝向下方，且该V型凹槽的斜面位于该硅基板的(111)结晶面。
相较于现有技艺，本发明的快闪存储器结构具有较高的存储单元密度且其工艺具有较佳的阶梯覆盖特性。本发明的快闪存储器结构具有二个共享栅极及漏极的快闪存储器单元，且载流子沟道与捕捉区域分布并非采用现有的水平式设计而以倾斜方式分别设置于该半导体基板中与该半导体基板上的介电堆叠结构中，因此本发明的快闪存储器结构可提升单位硅面积内的存储单元密度。此外，由于该V型凹槽的上部开口大于其底部，因此本发明藉由沉积技术制备该介电堆叠结构及该导电层时具有较佳的阶梯覆盖特性，而不会形成内部空洞。
图1例示一现有的SONOS型快闪存储器单元；图2至图7例示本发明快闪存储器结构的制备方法；图8是本发明快闪存储器结构的立体示意图；图9例示利用本发明的快闪存储器结构设计的NOR型快闪存储器；图10例示本发明另一实施例的快闪存储器结构；以及图11例示本发明另一实施例的快闪存储器结构；附图标记说明10快闪存储器单元 12硅基板14掺杂区 16掺杂区18载流子沟道 20介电堆叠结构22穿隧氧化层 24氮化硅层26氧化层 28多晶硅层50快闪存储器结构 52硅基板54第一掺杂区 56屏蔽层58开口 60V型凹槽62斜面 64载流子沟道66载流子捕捉区 72第二掺杂区74第二掺杂区 76第三掺杂区78导电层 80介电堆叠结构82第一氧化层 84氮化硅层86第二氧化层 88绝缘层90介电堆叠结构 92第一氧化层94第一氮化硅层 96含硅层98第二氮化硅层 100 第二氧化层110 快闪存储器结构 120 介电堆叠结构122 氧化层 124 氮化硅层126 覆盖层 128 纳米晶粒130 快闪存储器结构
具体实施例方式
图2至图7例示本发明快闪存储器结构50的制备方法。首先，进行一n+离子注入工艺以形成一第一掺杂区54于一硅基板52中，其注入能量优选地介于20至30电子伏特(keV)，深度约1600至2000埃(angstrom)。之后，形成一屏蔽层56于该硅基板52表面，再利用微影工艺形成一开口58于该屏蔽层56之中，如图3所示。该硅基板52的(100)结晶面朝向下方，且该屏蔽层56优选地是一氧化硅层。
参考图4，进行一蚀刻工艺，蚀刻该开口58下方的硅基板52以形成一V型凹槽60，再去除该屏蔽层56。特而言之，该蚀刻工艺使用的蚀刻液包含氢氧化钾，且该V型凹槽60的斜面62位于该硅基板52的(111)结晶面上。由于该蚀刻液在80℃时对该硅基板52的(100)结晶面的蚀刻速率为0.6微米/分钟，对(111)结晶面的蚀刻速率为0.006微米/分钟，因此该蚀刻工艺是方向相依(orientation-independent)蚀刻，可自主地形成该斜面62位于该硅基板52的(111)结晶面上的V型凹槽60。
设置于二个第二掺杂区之间与该V型凹槽下方的半导体基板中参考图5(a)，进行一n+离子注入工艺以形成二个第二掺杂区72和74于该V型凹槽60两侧的硅基板52中。优选地，本发明亦可利用n+或n-离子注入工艺选择性地形成一第三掺杂区76于该第一掺杂区54上方、该V型凹槽60下方及该第二掺杂区72与74间的硅基板52中，用以导引感应电流(induced current)，如图5(b)所示。申言之，该第一掺杂区54作为晶体管的漏极，该第二掺杂区72、74作为源极。
参考图6，依序形成一第一氧化层82于该硅基板52表面、形成一氮化硅层84于该第一氧化层82的表面以及形成一第二氧化层86于该氮化硅层84的表面，如此即可形成一介电堆叠结构80于该硅基板52的表面。之后，形成一由多晶硅构成的导电层78于该V型凹槽60上方的介电堆叠结构80的表面，即完成SONOS型快闪存储器结构50。申言之，该快闪存储器结构50包含位于凹槽60的两斜面62上方的载流子捕捉区66。亦即，该快闪存储器结构50具有多个捕捉位置，分别设置于该V型凹槽60的斜面62上的介电堆叠结构80的氮化硅层84中。
图8是该快闪存储器结构50的立体示意图，其中部分的硅基板52在此被挖空以使结构更易于被了解，而此挖空结构并非依本发明所产生的结构。图9例示利用该快闪存储器结构50设计的NOR型快闪存储器。图8显示的快闪存储器结构50包含二个硅-氧化硅-氮化硅-氧化硅-硅(SONOS)型快闪存储器单元，其对应图9的虚线区域。二个SONOS型快闪存储器单元共享漏极(即该第一掺杂区54)与栅极(即该导电层78)，且二者的载流子沟道分别以倾斜方式设置于该V型凹槽60的两斜面62的下方。申言之，图8的快闪存储器结构50直接对应图9所示的NOR型快闪存储器的电路连接方式。位线1连接至该第二掺杂区74，位线2连接至该第二掺杂区72，其中二个第二掺杂区74与72分别作为两个SONOS型快闪存储器单元的源极。接触线穿透一绝缘层88而连接于该第一掺杂区54(漏极相连)，且此接触线的一端最后连接至一漏极接点。
相较于现有技艺，本实施例的快闪存储器结构具有较高的存储单元密度(约加倍)且其工艺具有较佳的阶梯覆盖特性。本实施例的快闪存储器结构具有二个共享栅极及漏极的SONOS型快闪存储器单元，且快闪存储器单元的载流子沟道与捕捉区域分布并非采用现有的水平式设计而以倾斜方式分别设置于该硅基板之中与该硅基板上的接口堆叠结构之中，因此本实施例的快闪存储器结构可提升单位硅面积内的存储单元密度。此外，由于该V型凹槽的上部开口大于其底部，因此本发明藉由沉积技术制备该介电堆叠结构及该多晶硅导电层时具有较佳的阶梯覆盖特性，尤其是当沉积多层结构时，而不会形成内部空洞。
此外，本发明的快闪存储器结构虽以SONOS型快闪存储器结构为实施例，但并不限于此。图10例示本发明另一实施例的快闪存储器结构110，其具有一介电堆叠结构90。该介电堆叠结构90的制备方法可为依序形成一第一氧化层92、一第一氮化硅层94、一多晶硅层96(或硅化锗层)、一第二氮化硅层98以及一第二氧化层100，其中该多晶硅层96作为捕捉区域，而该第一氧化层92形成于该半导体基板52的表面。
图11例示本发明另一实施例的快闪存储器结构130，其具有一可为在绝缘层中夹置有多个捕捉位置的介电堆叠结构120。该介电堆叠结构120的制备方法可为依序形成一氧化层122、一氮化硅层124、多个纳米晶粒128以及一覆盖层126。此外，该覆盖层126可为一氧化层或氮化硅层予，而该纳米晶粒128的材质可为硅、硅化锗、金属、金属合金、或金属硅化物，其中金属例如为钴、镍、钨等低阻值金属。
本发明的技术内容及技术特点已揭示如上，然而本领域内的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示者，而应包括各种不背离本发明的替换及修饰，并为所附权利要求书所涵盖。
权利要求
1.一种快闪存储器结构，包括一半导体基板，具有一V型凹槽；一第一掺杂区，至少设置该V型凹槽下方的半导体基板中；二个第二掺杂区，设置于该V型凹槽两侧的半导体基板中；一介电堆叠结构，其具有多个捕捉位置，并至少设置于该半导体基板的V型凹槽表面；以及一导电层，设置于该V型凹槽上方的介电堆叠结构表面。
2.根据权利要求1的快闪存储器结构，其中该介电堆叠结构包含一第一氧化层，设置于该半导体基板表面；一氮化硅层，设置于该第一氧化层表面，其中该多个捕捉位置设置于该氮化硅层之中；以及一第二氧化层，设置于该氮化硅层表面。
3.根据权利要求1的快闪存储器结构，其中该介电堆叠结构包含一第一氧化层，设置于该半导体基板表面；一第一氮化硅层，设置于该第一氧化层表面；一含硅层，设置于该第一氮化硅层表面，其中该含硅层可为多晶硅层或硅化锗层，且该多个捕捉位置设置于该含硅层之中；一第二氮化硅层，设置于该含硅层表面；以及一第二氧化层，设置于该第二氮化硅层表面。
4.根据权利要求1的快闪存储器结构，其中该介电堆叠结构包含一氧化层，设置于该半导体基板表面；一氮化硅层，设置于该氧化层表面；多个纳米晶粒，设置于该氮化硅层表面，其中该多个捕捉位置由该多个纳米晶粒构成；以及一覆盖层，其覆盖该纳米晶粒及该氮化硅层，其中该覆盖层可为氧化层或氮化硅层。
5.根据权利要求4的快闪存储器结构，其中该纳米晶粒的材料为硅、硅化锗、金属、金属合金或金属硅化物。
6.根据权利要求1的快闪存储器结构，其中该半导体基板是硅基板，且该V型凹槽具有一斜面位于该硅基板的(111)结晶面。
7.根据权利要求1的快闪存储器结构，其中该第一掺杂区是漏极。
8.根据权利要求1的快闪存储器结构，其中该第二掺杂区是源极。
9.根据权利要求1的快闪存储器结构，其中该导电层是栅极。
10.根据权利要求1的快闪存储器结构，其另包含一第三掺杂区，设置于二个第二掺杂区之间与该V型凹槽下方的半导体基板中。
11.一种快闪存储器的制备方法，包含下列步骤形成一第一掺杂区于一半导体基板中；形成一V型凹槽于该第一掺杂区上方的半导体基板中；形成二个第二掺杂区于该V型凹槽两侧的半导体基板中；形成一具有多个捕捉位置的介电堆叠结构于该半导体基板的V型凹槽表面；以及形成一导电层于该V型凹槽上方的介电堆叠结构表面。
12.根据权利要求11的快闪存储器的制备方法，其中该V型凹槽的形成包含下列步骤形成一屏蔽层于该半导体基板表面；形成一开口于该屏蔽层中；进行一蚀刻工艺，蚀刻该开口下方的半导体基板以形成该V型凹槽；及去除该屏蔽层。
13.根据权利要求12的快闪存储器的制备方法，其中该蚀刻工艺使用的蚀刻液包含氢氧化钾。
14.根据权利要求12的快闪存储器的制备方法，其中该半导体基板是硅基板，该V型凹槽具有一斜面位于该硅基板的(111)结晶面，且该硅基板的(100)结晶面朝向下方。
15.根据权利要求12的快闪存储器的制备方法，其中该屏蔽层是一氧化层。
16.根据权利要求11的快闪存储器的制备方法，其中该介电堆叠结构的形成包含下列步骤形成一第一氧化层于该半导体基板表面；形成一氮化硅层于该第一氧化层表面；以及形成一第二氧化层于该氮化硅层表面。
17.根据权利要求11的快闪存储器的制备方法，其中该介电堆叠结构的形成包含下列步骤形成一第一氧化层于该半导体基板表面；形成一第一氮化硅层于该第一氧化层表面；形成一含硅层于该第一氮化硅层表面，其中该含硅层可为多晶硅层或硅化锗层；形成一第二氮化硅层于该含硅层表面；以及形成一第二氧化层于该第二氮化硅层表面。
18.根根据权利要求11的快闪存储器的制备方法，其中该介电堆叠结构的形成包含下列步骤形成一氧化层于该半导体基板表面；形成一氮化硅层于该氧化层表面；形成多个纳米晶粒于该氮化硅层表面；以及形成一覆盖层于该氮化硅层上，其中该覆盖层可为氧化层或氮化硅层。
全文摘要
本发明的快闪存储器结构包含一具有一V型凹槽的基板、一设置于该基板中的第一掺杂区、二个设置于该V型凹槽两侧的基板中的第二掺杂区、一设置于该基板表面的介电堆叠结构以及一设置于该V型凹槽上方的介电堆叠结构表面的导电层，其中介电堆叠结构具有多个捕捉位置夹置于其中。该V型凹槽的制备方法包含形成一屏蔽层于该基板表面、形成一开口于该屏蔽层中、蚀刻该开口下方的基板以形成该V型凹槽以及去除该屏蔽层。优选地该基板可为硅基板，该V型凹槽具有一斜面位于该硅基板的(111)结晶面，且该硅基板的(100)结晶面朝向下方。
文档编号H01L27/105GK1956217SQ200510118410
公开日2007年5月2日 申请日期2005年10月28日 优先权日2005年10月28日
发明者陈世芳, 高建纲 申请人:茂德科技股份有限公司