专利名称：包括一电阻器和一晶体管的非易失存储器件的制作方法
技术领域：
本发明涉及一种包括一电阻器和一晶体管的非易失存储器件。
背景技术：
优选的半导体存储器件具有高集成度，即，每单位面积包括的大量的存储单元，以高速操作，且可以以低功率驱动。因此，已经作出了许多对于这样的优选的半导体存储器件的研究，且各种类型的存储器件在开发中。
一般地，半导体存储器件包括许多连接在一起的存储单元。在作为代表性的半导体存储器件的动态随机存取存储器(DRAM)中，存储单元一般包括开关和电容器。DRAM具有一些优点，为高集成度和快速操作。但是，在关闭之后，存储在DRAM中的数据就都丢失了。
即使在关闭之后仍然可以保留存储的数据的代表性的非易失存储器件是闪存。闪存与易失存储器相反具有非易失的特性，但是具有低集成度且与DRAM相比操作慢。
在活跃的研究下的非易失存储器件的例子包括磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、和相变随机存取存储器(PRAM)。
MRAM利用隧道结中发生的磁化的方向的变化存储数据。FRAM利用铁电材料的极化存储数据。两种存储器件每个具有优点和缺点。但是，如上所述，开发的两种存储器件基本具有高集成度和高数据保持性，操作快速且用低功率驱动。
PRAM利用根据特别材料的相变化的电阻值的改变存储数据，且包括单一电阻器和单一开关(晶体管)。PRAM中使用的电阻器是硫化物电阻材料，其通过控制存储器件形成温度从而变成晶体或非晶体。即，基于非晶电阻材料的电阻高于晶体电阻材料的电阻的事实来形成存储器件。如上所述，当常规的DRAM制造工艺用在PRAM的制造中时，蚀刻是困难的，且即使执行蚀刻，其时间也长。因此，产率降低，且产品的单位成本增加，引起产品的竞争性减小。
发明内容
本发明提供了一种具有电阻器和晶体管的非易失存储器件，所述非易失存储器件能够被简单地制造且用低功率驱动且以高速操作。
根据本发明的一方面，提供有一种非易失存储器件，所述器件包括晶体管和电连接到晶体管的第一杂质区和第二杂质区的电阻层。
晶体管可以包括衬底；在衬底中从彼此分开预定的距离形成的第一和第二杂质区；形成于衬底上且与第一和第二杂质区接触的栅绝缘层；和形成于栅绝缘层上的栅电极层。
栅绝缘层和栅电极层可以用层间绝缘层覆盖，且第一和第二杂质区可以通过穿过层间绝缘层的接触栓电连接到电阻层。
电阻层可以是代表电阻变化的氧化层。
氧化层可以包括氧化镍(NiO)、氧化钛(TiO2)、氧化铪(HfO)、氧化铌(Nb2O5)、氧化锌(ZnO)、氧化锆(ZrO2)、氧化钨(WO3)、氧化钴(CoO)、和PCMO(PrxCa1-xMnO3)的至少一种材料。
氧化层可以由包括GST(Ge2Sb2Te5)的材料形成。
根据本发明的另一方面，提供有一种非易失存储器件阵列，所述阵列包括多个晶体管的阵列和电连接到每个晶体管的第一杂质区和第二杂质区的电阻层。第一方向上的晶体管共用杂质区，且在垂直于第一方向的第二方向上的晶体管共用栅电极层。
根据本发明的另一方面，提供有一种操作非易失存储器件阵列的方法，非易失存储器件阵列包括多个晶体管的阵列，第一方向上的晶体管共用杂质区，且在垂直于第一方向的第二方向上的晶体管共用栅电极层；和电连接到每个晶体管的第一杂质区和第二杂质区的电阻层。所述方法包括选择被操作的单位单元；通过除了选择的单位单元之外的其他单位单元的栅电极施加栅电压Vg；和通过选择的单位单元的杂质区施加操作电压。
栅电压Vg可以大于晶体管的阈值电压。
参考附图，通过详细描述其示范性实施例，本发明的以上和其它特征和优点将变得更加明显，在附图中图1是根据本发明的一实施例的具有单一电阻器和单一晶体管的非易失存储器件的横截面图；图2A到2F是示出图1的非易失存储器件的制造方法的横截面图；图3是示出图1的非易失存储器件的操作特性的曲线图；图4是包括多个图1的非易失存储器件的非易失存储器件阵列的等效电路图；图5是示出图1的非易失存储器件的操作原理的电路图。
具体实施例方式
现将参考示出本发明的实施例的附图详细描述本发明。
图1是根据本发明的一实施例的具有单一电阻器和单一晶体管的非易失存储器件的横截面图。参考图1，非易失存储器件包括形成于衬底10上的晶体管结构和电阻器。为源区的第一杂质区11a和为漏区的第二杂质区11b形成于衬底10上。构成栅结构的栅绝缘层12和栅电极层13依次层叠在具有第一和第二杂质区11a和11b的衬底10上。所得的结构是基本晶体管。
层间绝缘层14形成于第一和第二杂质区11a和11b以及栅结构上。此时，孔形成于层间绝缘层14中来暴露第一和第二杂质区11a和11b。接触栓15a和15b分别连接到第一和第二杂质区11a和11b，且电阻层16形成于层间绝缘层14上。电阻层16是根据本发明的实施例的非易失存储器件的一部件，其通常由过渡金属氧化物形成，所述过渡金属氧化物包括氧化镍(NiO)、氧化钛(TiO2)、氧化铪(HfO)、氧化铌(Nb2O5)、氧化锌(ZnO)、氧化锆(ZrO2)、氧化钨(WO3)、氧化钴(CoO)、GST(Ge2Sb2Te5)、和PCMO(PrxCa1-xMnO3)的至少一种材料。
现将参考图2A至2F简要描述图1的非易失存储器件，具体而言图1所示的单位单元C的制造方法。
首先，如图2A所示，制备半导体衬底10，且在半导体衬底10上依次形成栅绝缘层12和栅电极层13。接下来，如图2B所示，蚀刻出栅绝缘层12和栅电极层13的两侧部分来暴露衬底10。衬底10的暴露的区域用杂质掺杂来形成第一和第二杂质区11a和11b。因此，完成基本晶体管。
接下来，如图2C所示，用层间绝缘层14覆盖基本晶体管。然后，如图2D所示，在层间绝缘层14中形成孔h来暴露第一和第二杂质区11a和11b。如图2E所示，用导电材料填充孔h来由此形成接触栓15a和15b。在该情形，形成接触栓15a和15b不彼此接触。
其后，如图2F所示，在层间绝缘层14上形成电阻层16从而接触第一和第二接触栓15a和15b。如上所述，电阻层16通常由过渡金属氧化物形成，所述过渡金属氧化物包括氧化镍(NiO)、氧化钛(TiO2)、氧化铪(HfO)、氧化铌(Nb2O5)、氧化锌(ZnO)、氧化锆(ZrO2)、氧化钨(WO3)、氧化钴(CoO)、GST(Ge2Sb2Te5)、和PCMO(PrxCa1-xMnO3)的至少一种材料。使用常规DRAM制造工艺可以容易地实现该制造方法。
现将参考图3更详细地描述图1的非易失存储器件的电特性。在图3中，横轴指示施加到电阻层16的电压，且纵轴代表电阻层16中流动的电流。
参考图3，施加到电阻层16的电压和依赖于施加的电压的电流根据两条电流电压曲线变化。G1代表当电阻层16的电阻变低时，即，当电阻层16中流动的电流是大时的电流电压曲线。G2代表当当电阻层16的电阻变高时，即，当电阻层16中流动的电流是小时的电流电压曲线。电流电压曲线G1和G2在相同的电压条件下形成。
图1的具有电阻器和晶体管的非易失存储器件是基于电阻层16的电特性制造的，该电特性是电阻层16提供了不同的电流电压特性。现将详细描述该电特性。
首先，当施加的电压逐渐从0V到V1增加时，电流沿曲线G1成比例于电压大小增加。然而，当施加电压V1时，电流突然降低且然后沿曲线G2增加。电流沿曲线G2的增加继续直到施加V2的电压。当施加大于V2的电压时，电流急剧跳起且然后沿曲线G1增加。依赖于曲线G1的特性的电阻被称为第一电阻，且依赖于曲线G2的特性的电阻被称为第二电阻。换言之，当施加的电压在V1和V2时，电阻层16的电阻，即第二电阻迅速增加。
发明人证实了根据本发明的具有一电阻材料和一晶体管的非易失存储器件具有以下的特征。当在施加V(V1≤V≤V2)之后施加小于V1的电压时，检测到曲线G2的电流。当在施加大于V2的电压之后施加小于V1的电压时，检测到曲线G1的电流。因此，具有这些特性的非易失存储器件可以被用作存储器件。
因此，当将大于V2的电压施加到根据本发明的实施例的非易失存储器件的电阻层16时，电阻层16存储第一电阻值。当将V(V1≤V≤V2)施加到电阻层16时，电阻层16存储第二电阻值。通过读当施加小于V1的电压Vr时流动的电流从而可以识别电阻层16中存储的存储状态。
图4是包括多个图1的非易失存储器件的非易失存储器件阵列的等效电路图。参考图4，在第一方向即水平方向排列的单位单元通过共用图1的第一或第二杂质区11a或11b来连接在一起，在第二方向即垂直方向排列的单位单元通过共用图1的栅电极层13来连接在一起。因此，图1的非易失存储器件的单位单元阵列是NAND型阵列。
为了将数据写入特定的单元或从特定的单元擦除或从特定的单元读出，通过在水平方向连接到特定单元的杂质区来接收图3所示的V1、V0或V2的电压，且在垂直方向提供的栅电压是0V，即没有施加电压。当除了特定单元之外的其它单元的栅电极层接收等于或大于域值电压Vth并将它们相应的晶体管保持在开状态的栅电压Vg时，电流则在杂质区和沟道区流动。但是，特定的单元接收0V的栅电压，且因此没有电势通过沟道被接收。而是，通过接触栓将电压施加到电阻层的两端，使得按其期望可以处理数据。将参考图5更详细地描述该操作。
图5是示出从图4所示的诸单位单元提取的4个单位单元的等效电路图。参考图5，显示了四个存储单元aa、ab、ba和bb，存储单元aa和ba在垂直方向共用栅线B1，存储单元ab和bb在垂直方向共用栅线B2，存储单元aa和ab在水平方向上共用杂质区W1，且存储单元ba和bb在水平方向上共用杂质区W2。
依赖电阻层16的图3的曲线G1的第一电阻值的存储被称为编程(设置)。依赖电阻层16的图3的曲线G2的第二电阻值而不是第一电阻值的存储被称为擦除(复置)。
首先选择在图5中将被操作的单元。当选择的单元是存储单元aa时，必须施加大于V2的电压来在存储单元aa中存储电阻值。为此，通过杂质区W1施加电压V0(V0＞V2)，且将栅电压Vg施加到栅线B2。此时，没有电压施加到杂质区W2和栅线B1。当将栅电压Vg，即大于阈值电压Vth的电压施加到栅线B2时，打开了单元ab和bb，且由此电流在单元ab和bb中通过它们的沟道区流动。当通过杂质区W1施加V0的电压时，将电势施加到存储单元aa和ab。
因为单元ab的沟道区由于通过栅线B2接收的栅电压Vg而被激活，所以电流可以通过具有低电阻的沟道区供给。但是，因为没有激活单元aa的沟道区，V0的电压通过接触栓15a和15b施加到电阻层16的两端。因此，单元aa具有第一电阻值，且由此可以实现编程。以相同的原理，通过杂质区W1施加V的电压(V1≤V≤V2)以使存储单元aa具有第二电阻。为了读出存储在存储单元aa的电阻层16中数据，通过杂质区W1施加电压V(V＜V1)，且将电压Vg施加到栅线B2。通过这些工艺，可以实现数据编程、数据擦除和数据读出。
根据本发明的非易失存储器件具有以下的优点。
首先，非易失存储器件的单位单元具有通过连续层叠一晶体管和一电阻器从而形成的简单结构。即使当排列多个这样的单位单元时，仅需要一位线和一字线。因此，非易失存储器件阵列也可以非常简单。
第二，根据本发明的非易失存储器件可以利用公知半导体制造工艺来制造，比如常规的DRAM制造工艺。因此，非易失存储器件的产率增加，导致制造成本降低。
第三，通过基于所使用的材料的特定的电阻特性，数据可以简单地存储在根据本发明的非易失存储器件中和从其复制。因此，根据本发明的非易失存储器件可以以高速操作。
虽然参考其示范性实施例具体显示和描述了本发明，然而本领域的一般技术人员可以理解在不脱离由权利要求所界定的本发明的精神和范围内，可以作出形式和细节上的不同变化。
权利要求
1.一种非易失存储器件，包括晶体管；和电连接到所述晶体管的第一杂质区和第二杂质区的电阻层。
2.如权利要求1所述的非易失存储器件，其中所述晶体管包括衬底；在所述衬底中从彼此分开预定的距离形成的第一和第二杂质区；形成于所述衬底上且与所述第一和第二杂质区接触的栅绝缘层；和形成于所述栅绝缘层上的栅电极层。
3.如权利要求2所述的非易失存储器件，其中所述栅绝缘层和栅电极层用层间绝缘层覆盖，且所述第一和第二杂质区通过穿过所述层间绝缘层的接触栓电连接到所述电阻层。
4.如权利要求1所述的非易失存储器件，其中所述电阻层是代表电阻变化的氧化层。
5.如权利要求4所述的非易失存储器件，其中所述氧化层包括氧化镍(NiO)、氧化钛(TiO2)、氧化铪(HfO)、氧化铌(Nb2O5)、氧化锌(ZnO)、氧化锆(ZrO2)、氧化钨(WO3)、氧化钴(CoO)、和PCMO(PrxCa1-xMnO3)的至少一种材料。
6.如权利要求1所述的非易失存储器件，其中所述氧化层由包括GST(Ge2Sb2Te5)的材料形成。
7.一种非易失存储器件阵列，包括多个晶体管的阵列，第一方向上的晶体管共用杂质区，且在垂直于所述第一方向的第二方向上的晶体管共用栅电极层；和电连接到每个所述晶体管的第一杂质区和第二杂质区的电阻层。
8.如权利要求7所述的非易失存储器件阵列，其中每个所述晶体管包括衬底；在所述衬底中从彼此分开预定的距离形成的所述第一和第二杂质区；形成于所述衬底上且与所述第一和第二杂质区接触的栅绝缘层；和形成于所述栅绝缘层上的栅电极层。
9.如权利要求8所述的非易失存储器件阵列，其中所述栅绝缘层和栅电极层用层间绝缘层覆盖，且所述第一和第二杂质区通过穿过所述层间绝缘层的接触栓电连接到所述电阻层。
10.如权利要求7所述的非易失存储器件阵列，其中所述电阻层是代表电阻变化的氧化层。
11.如权利要求10所述的非易失存储器件阵列，其中所述氧化层包括氧化镍(NiO)、氧化钛(TiO2)、氧化铪(HfO)、氧化铌(Nb2O5)、氧化锌(ZnO)、氧化锆(ZrO2)、氧化钨(WO3)、氧化钴(CoO)、和PCMO(PrxCa1-xMnO3)的至少一种材料。
12.如权利要求7所述的非易失存储器件阵列，其中所述氧化层由包括GST(Ge2Sb2Te5)的材料形成。
13.一种操作非易失存储器件阵列的方法，所述非易失存储器件阵列包括多个晶体管的阵列，第一方向上的晶体管共用杂质区，且在垂直于所述第一方向的第二方向上的晶体管共用栅电极层；和电连接到每个所述晶体管的第一杂质区和第二杂质区的电阻层，所述方法包括选择将被操作的单位单元；通过除了选择的单位单元之外的其他单位单元的栅电极施加栅电压Vg；和通过选择的单位单元的杂质区施加操作电压。
14.如权利要求13所述的方法，其中所述栅电压Vg大于所述晶体管的阈值电压。
全文摘要
本发明涉及一种包括一电阻器和一晶体管的非易失存储器件。所述非易失存储器件包括晶体管；电连接到所示晶体管的第一杂质区和第二杂质区的电阻层。
文档编号H01L27/105GK1790719SQ20051012023
公开日2006年6月21日 申请日期2005年11月7日 优先权日2004年11月6日
发明者柳寅儆, 李明宰, 徐顺爱, 徐大卫 申请人:三星电子株式会社